JPS6181664A - Ｍｏｓ型電界効果トランジスタ - Google Patents
Ｍｏｓ型電界効果トランジスタInfo
- Publication number
- JPS6181664A JPS6181664A JP59203205A JP20320584A JPS6181664A JP S6181664 A JPS6181664 A JP S6181664A JP 59203205 A JP59203205 A JP 59203205A JP 20320584 A JP20320584 A JP 20320584A JP S6181664 A JPS6181664 A JP S6181664A
- Authority
- JP
- Japan
- Prior art keywords
- field effect
- effect transistor
- oxide film
- mos field
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
するＭＯＳ集積回路装置に関する。
１ｖｉＯ８電界効果トランジスタの短チャンネル化に伴
なってドレイン電界が高まるため、ゲート酸化膜中ヘホ
、トキャリアが注入され、経時的な特性劣化を生じる。
なってドレイン電界が高まるため、ゲート酸化膜中ヘホ
、トキャリアが注入され、経時的な特性劣化を生じる。
特に、ホットエレクトロン注入によるＮチャンネルトラ
ンジスタの開直電圧２ｇｍ等の特性変動は著しい、デバ
イス構造でドレイン電界を緩和し、ホットキャリアーの
注入を少なくする方法の代表的なものに、第２図１ｂ）
に示すようなＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄ
ｒａｉｎ）構造がある。
ンジスタの開直電圧２ｇｍ等の特性変動は著しい、デバ
イス構造でドレイン電界を緩和し、ホットキャリアーの
注入を少なくする方法の代表的なものに、第２図１ｂ）
に示すようなＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄ
ｒａｉｎ）構造がある。
ｇＥ２図（ａ）、 （ｂ）はＬＤＤ構造を有するＭＯＳ
型電界効果トランジスタの構造並びにその製造方法を説
明する次めに、工程順に示した断面図である。
型電界効果トランジスタの構造並びにその製造方法を説
明する次めに、工程順に示した断面図である。
先ず、第２図（ａ）に示すように、従来知られている方
法で、シリコン基板１０表面にフィールド酸化１ｘ８．
ゲート酸化膜、ゲートである多結晶シリコン層３を形成
する６次いでｎ一層５を形成する。
法で、シリコン基板１０表面にフィールド酸化１ｘ８．
ゲート酸化膜、ゲートである多結晶シリコン層３を形成
する６次いでｎ一層５を形成する。
その後ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅ
ｐｏｓ −１ｔｉｏｎ） とＲＩＥ（Ｒｅａｃｔｉｖ
ｅ Ｉｏｎ Ｅｔｃ−ｈｉｎｇ）を用いてゲート電
極側面に酸化膜５または多結晶シリコン層等金残こす（
通常これをサイドウオールと呼ぶ）。
ｐｏｓ −１ｔｉｏｎ） とＲＩＥ（Ｒｅａｃｔｉｖ
ｅ Ｉｏｎ Ｅｔｃ−ｈｉｎｇ）を用いてゲート電
極側面に酸化膜５または多結晶シリコン層等金残こす（
通常これをサイドウオールと呼ぶ）。
次に、第２図（ｂ）に示すように、ｎ＋層６を形成する
。しかるときは、ｎ一層が実質的なソース・ドレイン間
の電圧を低くシ、ゲート酸化膜へのホ、トキャリアの注
入を抑える従来のＬＤＤ構造のＭＯａ型電界効果トラン
ジスタが得られる。
。しかるときは、ｎ一層が実質的なソース・ドレイン間
の電圧を低くシ、ゲート酸化膜へのホ、トキャリアの注
入を抑える従来のＬＤＤ構造のＭＯａ型電界効果トラン
ジスタが得られる。
上述したＬＤＤ構造のＭＯＳ型電界効果トランジスタに
おいては、サイドウオールの形成は量産上のＣＶＤ酸化
膜の膜厚のばらつき、Ｒ，ＩＥのウェーハ内工、チング
ばらつき等を考慮し、ＢＩＥ金どうしても余分に行なわ
なければならない。しかし、このオーバーエツチングの
際、ソース・ドレイン領域のシリコン基板がエツチング
され、ソース・ドレインのジャンクシ、ンリークの原因
となる。ＭＯＳ型電界効果トランジスタの短チャンネル
化が更に進みジャンクション深さが浅くなる程、ジャン
クシ、ンリークは発生し易くなるという問題点があった
。
おいては、サイドウオールの形成は量産上のＣＶＤ酸化
膜の膜厚のばらつき、Ｒ，ＩＥのウェーハ内工、チング
ばらつき等を考慮し、ＢＩＥ金どうしても余分に行なわ
なければならない。しかし、このオーバーエツチングの
際、ソース・ドレイン領域のシリコン基板がエツチング
され、ソース・ドレインのジャンクシ、ンリークの原因
となる。ＭＯＳ型電界効果トランジスタの短チャンネル
化が更に進みジャンクション深さが浅くなる程、ジャン
クシ、ンリークは発生し易くなるという問題点があった
。
本発明はゲート電極にサイドウオール全形成する際に、
ＲＩＥｉオーバーエ、チングしてもトランジスタ特性を
劣化させないＭＯＳ型電界効果トランジスタ金提供する
ことを目的とする。
ＲＩＥｉオーバーエ、チングしてもトランジスタ特性を
劣化させないＭＯＳ型電界効果トランジスタ金提供する
ことを目的とする。
本発明のＭＯＳ型電界効果トランジスタは、少なくとも
ゲート電極上面および側面ならびにソース・ドレイン領
域に酸化膜エフもドライエ、チング速度が極めて逐一絶
縁膜を有することを特徴として構成される。
ゲート電極上面および側面ならびにソース・ドレイン領
域に酸化膜エフもドライエ、チング速度が極めて逐一絶
縁膜を有することを特徴として構成される。
次に、本発明について、図面を参照して説明する。
第１図（ａ）、 （ｂ）は本発明の一実施例の構造及び
その製造方法を説明するために工程順に示しｔ断面図で
ある。
その製造方法を説明するために工程順に示しｔ断面図で
ある。
先ず、第１図Ｆａ）に示すように、従来例の第２図（ａ
）、 （ｂ）と同様の方法で形成されたゲート電極例え
ば多結晶シリコン層３おＬびソース・ドレイン領域のｎ
一層５上に酸化膜よフもドライエ、チング速度が極めて
遅い絶縁膜例えばシリコンを添加し几窒化ケイ素膜２を
設ける０次いで、ＣＶＤ膜例えばＣＶＤ酸化膜を形成し
た後、几ＩＥで全面をエツチングし、サイドウオール４
ｔ−形成する。
）、 （ｂ）と同様の方法で形成されたゲート電極例え
ば多結晶シリコン層３おＬびソース・ドレイン領域のｎ
一層５上に酸化膜よフもドライエ、チング速度が極めて
遅い絶縁膜例えばシリコンを添加し几窒化ケイ素膜２を
設ける０次いで、ＣＶＤ膜例えばＣＶＤ酸化膜を形成し
た後、几ＩＥで全面をエツチングし、サイドウオール４
ｔ−形成する。
このサイドウオール形成するとき、ドライエツチング金
オーバーエツチングしても絶縁膜２は酸化膜よりもドラ
イエツチング速度が極端に遅いため、シリコン基板面１
が露出することはない。
オーバーエツチングしても絶縁膜２は酸化膜よりもドラ
イエツチング速度が極端に遅いため、シリコン基板面１
が露出することはない。
次に、第２図（ｂ）に示すように、絶縁膜２を介してｎ
層６をイオン注入で形成しｔ後、眉間膜７例、ｔばＰ
ＳＧｇを形成し、次いでホトレジストヲマスクとしてコ
ンタクトスルーホールをドライエ、チングで形成する。
層６をイオン注入で形成しｔ後、眉間膜７例、ｔばＰ
ＳＧｇを形成し、次いでホトレジストヲマスクとしてコ
ンタクトスルーホールをドライエ、チングで形成する。
この場合もエツチングでオーバーエツチングしても絶縁
膜２がある為、シリコン基板面はエツチングされず、従
ってジャンクシ、ンリークの原因とはならない。次にウ
ェットエッチにエフ、コンタクト部の絶縁膜２ｔ″除去
し、シリコン基板面’を露出させ念後、電極を形成する
。
膜２がある為、シリコン基板面はエツチングされず、従
ってジャンクシ、ンリークの原因とはならない。次にウ
ェットエッチにエフ、コンタクト部の絶縁膜２ｔ″除去
し、シリコン基板面’を露出させ念後、電極を形成する
。
以上にエフ少なくともゲート電極３の上面及び側面なら
びにソース・ドレイン領域５．６上に酸化膜エフもドラ
イエツチング速度が極めて遅い絶縁膜２を有するＬＬＤ
構造構造金石ＭＯＳ型電界効果トランジスタが得られる
。
びにソース・ドレイン領域５．６上に酸化膜エフもドラ
イエツチング速度が極めて遅い絶縁膜２を有するＬＬＤ
構造構造金石ＭＯＳ型電界効果トランジスタが得られる
。
〔発明の効果〕 １
以上説明したように、本発明はＬＬＤ構造を有し、かつ
ジャンクシ、ンリークの発生かなく、高歩留り、高信頼
度が得られ、非常に憂れｔ半導体装置である。
ジャンクシ、ンリークの発生かなく、高歩留り、高信頼
度が得られ、非常に憂れｔ半導体装置である。
第１図１３）、 ［ｂ）Ｆｉ本発明の一実施例並びにそ
の製造方法を説明する几めに工程順に示した断面図、第
２図（ａ）、 （ｂ）は従来のＭＯＳ型電界効果トラン
ジスタの構造並びにその製造方法全説明するために工程
順に示した断面図である。 １・・・・・・シリコン基板、２・・・・・・絶縁膜、
３・・・・・・多結晶シリコン層、４・・・・・サイド
ウオール、５・・・・・・ｎ一層、 ６・・・・・・ｎ
層、７・・・・・・ＰＥＧ層間膜、８・・・・・・フ
ィールド酸化膜。 窮 ｌ 囚 毛 ２ 図
の製造方法を説明する几めに工程順に示した断面図、第
２図（ａ）、 （ｂ）は従来のＭＯＳ型電界効果トラン
ジスタの構造並びにその製造方法全説明するために工程
順に示した断面図である。 １・・・・・・シリコン基板、２・・・・・・絶縁膜、
３・・・・・・多結晶シリコン層、４・・・・・サイド
ウオール、５・・・・・・ｎ一層、 ６・・・・・・ｎ
層、７・・・・・・ＰＥＧ層間膜、８・・・・・・フ
ィールド酸化膜。 窮 ｌ 囚 毛 ２ 図
Claims (1)
- 少なくともゲート電極上面および側面ならびにソース
・ドレイン領域に酸化膜よりもドライエッチング速度が
極めて遅い絶縁膜を有することを特徴とするＭＯＳ型電
界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59203205A JPS6181664A (ja) | 1984-09-28 | 1984-09-28 | Ｍｏｓ型電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59203205A JPS6181664A (ja) | 1984-09-28 | 1984-09-28 | Ｍｏｓ型電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6181664A true JPS6181664A (ja) | 1986-04-25 |
Family
ID=16470203
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59203205A Pending JPS6181664A (ja) | 1984-09-28 | 1984-09-28 | Ｍｏｓ型電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6181664A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5324974A (en) * | 1990-09-04 | 1994-06-28 | Industrial Technology Research Institute | Nitride capped MOSFET for integrated circuits |
| US5780896A (en) * | 1995-12-21 | 1998-07-14 | Nec Corporation | Semiconductor device having shallow impurity region without short-circuit between gate electrode and source and drain regions and process of fabrication thereof |
-
1984
- 1984-09-28 JP JP59203205A patent/JPS6181664A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5324974A (en) * | 1990-09-04 | 1994-06-28 | Industrial Technology Research Institute | Nitride capped MOSFET for integrated circuits |
| US5780896A (en) * | 1995-12-21 | 1998-07-14 | Nec Corporation | Semiconductor device having shallow impurity region without short-circuit between gate electrode and source and drain regions and process of fabrication thereof |
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