JPS6182462A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
- Publication number
- JPS6182462A JPS6182462A JP59204887A JP20488784A JPS6182462A JP S6182462 A JPS6182462 A JP S6182462A JP 59204887 A JP59204887 A JP 59204887A JP 20488784 A JP20488784 A JP 20488784A JP S6182462 A JPS6182462 A JP S6182462A
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- capacitor
- substrate
- memory device
- semiconductor memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、半導体メモリ装置に係わり、特にＭＯ８キャ
パシタに蓄積された電荷によって情報の保持を行なう１
トランジスタ／ｌキヤパシタのメモリセル構造を持つ半
導体メモリ装置に関する。
パシタに蓄積された電荷によって情報の保持を行なう１
トランジスタ／ｌキヤパシタのメモリセル構造を持つ半
導体メモリ装置に関する。
従来、ダイナミックＲＡＭ（以下Ｄ−ＲＡＭと略記する
）のメモリセルは、電荷を蓄積することにより情報を保
持するＭＯ８キャパシタと、その電荷をビット線とやり
とりする際のスイッチトランジスタ（ＭＯＳトランジス
タ）とにより構成されている。このようなり−ＲＡＭで
は、素子の微細化に伴い一つのメモリセルの面積が小さ
くなっており、キャパシタ容量の低下が大きな問題とな
っている。そこで最近、基板内に深く掘った溝の中にメ
モリセルのキャパシタな作り込んだＣＣセルが考案され
ている。これは、溝の深さを調整することで原理的Ｃ二
は蓄積電荷をメモリセルサイズに影響することなしに大
きく出来るため、微細化に極めて有効である。
）のメモリセルは、電荷を蓄積することにより情報を保
持するＭＯ８キャパシタと、その電荷をビット線とやり
とりする際のスイッチトランジスタ（ＭＯＳトランジス
タ）とにより構成されている。このようなり−ＲＡＭで
は、素子の微細化に伴い一つのメモリセルの面積が小さ
くなっており、キャパシタ容量の低下が大きな問題とな
っている。そこで最近、基板内に深く掘った溝の中にメ
モリセルのキャパシタな作り込んだＣＣセルが考案され
ている。これは、溝の深さを調整することで原理的Ｃ二
は蓄積電荷をメモリセルサイズに影響することなしに大
きく出来るため、微細化に極めて有効である。
第３図にＣＣセル構造の断面を示す。各セル毎に１個づ
つ溝が堀られ、この溝に埋め込まれた１ｓｔポリＳｉか
らなるプレート電極３１と、Ｐ基板３０との間でキャパ
シタが構成されている。ＭＯＳトランジスタは２ｎｄポ
リ３ｉから＋ なるゲート５４（ｓ４．．３４．）及びＮ 拡散層から
なるソース・ドレインによって構成され、ドレイン側は
ビット線３５に、ソース側はＰ基板３０に接続されてい
る。そして、書込み電位は、１ｓｔポリＳｉ側ではなく
Ｐ基板３０側に蓄積されていた。なお、蓄積される場所
を第３図に破線で示す。
つ溝が堀られ、この溝に埋め込まれた１ｓｔポリＳｉか
らなるプレート電極３１と、Ｐ基板３０との間でキャパ
シタが構成されている。ＭＯＳトランジスタは２ｎｄポ
リ３ｉから＋ なるゲート５４（ｓ４．．３４．）及びＮ 拡散層から
なるソース・ドレインによって構成され、ドレイン側は
ビット線３５に、ソース側はＰ基板３０に接続されてい
る。そして、書込み電位は、１ｓｔポリＳｉ側ではなく
Ｐ基板３０側に蓄積されていた。なお、蓄積される場所
を第３図に破線で示す。
しかしながら、この種のメモリ装置にあっては次のよう
な問題があった。即ち％Ｐ基基板−書込み電荷を蓄積す
る方法では、蓄積電荷をできるだけ大きくするにはＰ基
板内に電荷を蓄積できる面積をできるだけ広くする必要
がある。
な問題があった。即ち％Ｐ基基板−書込み電荷を蓄積す
る方法では、蓄積電荷をできるだけ大きくするにはＰ基
板内に電荷を蓄積できる面積をできるだけ広くする必要
がある。
このため、Ｐ基板内の電荷蓄積層から基板へのリーク（
図中矢印Ａで示す）、或いは蓄積層から別の蓄積層への
リーク（図中矢印Ｂで示す）が起こり易い。また、アル
ファ線のソフトエラー（図中矢印Ｃで示す）にも弱いと
いう問題があった。
図中矢印Ａで示す）、或いは蓄積層から別の蓄積層への
リーク（図中矢印Ｂで示す）が起こり易い。また、アル
ファ線のソフトエラー（図中矢印Ｃで示す）にも弱いと
いう問題があった。
これらの問題点はセルキャパシタを形成する溝の深さを
深くすることだけでは解決できない問題であり、これを
解決しなければ、高集積化には必須であるメモリセルの
微細化を達成することはできないのである。
深くすることだけでは解決できない問題であり、これを
解決しなければ、高集積化には必須であるメモリセルの
微細化を達成することはできないのである。
本発明の目的は、電荷蓄積層からのリークやソフトエラ
ーを防止することができ、信頼性を十分保障しなからＤ
−ＲＡＭメモリセルの微細化をはかり得る半導体メモリ
装置を提供することにある。
ーを防止することができ、信頼性を十分保障しなからＤ
−ＲＡＭメモリセルの微細化をはかり得る半導体メモリ
装置を提供することにある。
本発明の骨子は、畳込み電荷を導体側（例えば１ｓｔポ
リＳｉ）に蓄積し、基板側（或いはウェル）をプレート
とすることにある。
リＳｉ）に蓄積し、基板側（或いはウェル）をプレート
とすることにある。
即ち本発明は、半導体基板表面に溝を堀って配列形成さ
れた複数の島領域に、１個のＭＯ８トランジスタ及び１
個のキャパシタからなるメモリセルをそれぞれ配列して
なる半導体メモリ装置において、前記ＭＯＳトランジス
タのソース・ドレインの一方の端子をビット線に接続し
、他方の端子を拡散層を介して前記キャパシタの一方の
電極に接続し、上記キャパシタの他方の電極を前記拡散
層と逆導電型の半導体基板或いはウェルで形成し、且つ
前記キャパシタを前記島領域の側面に形成するようにし
たものである。
れた複数の島領域に、１個のＭＯ８トランジスタ及び１
個のキャパシタからなるメモリセルをそれぞれ配列して
なる半導体メモリ装置において、前記ＭＯＳトランジス
タのソース・ドレインの一方の端子をビット線に接続し
、他方の端子を拡散層を介して前記キャパシタの一方の
電極に接続し、上記キャパシタの他方の電極を前記拡散
層と逆導電型の半導体基板或いはウェルで形成し、且つ
前記キャパシタを前記島領域の側面に形成するようにし
たものである。
本発明によれば、基板或いはフェル側をプレート電極に
しているので、次の■〜■に述べるような効果が得られ
る。
しているので、次の■〜■に述べるような効果が得られ
る。
■ 従来セルで基板側に書込み電荷を蓄積していたため
に生じていた前記種々のリークが非常に少なくなり、ソ
フトエラーに対しても強くなり、メモリセルの信頼性が
従来よりも格段に向上する。
に生じていた前記種々のリークが非常に少なくなり、ソ
フトエラーに対しても強くなり、メモリセルの信頼性が
従来よりも格段に向上する。
■ 本発明のセルでは溝を深く堀れば堀る程、メモリセ
ルの信頼性を低下させることなくキャパシタの蓄積電荷
を増加させることができるので、従来のメモリセルと比
較して、同じセルサイズを考えた場合、本発明の方がセ
ルデータに対して大きな８Ｎ比をとることができる。こ
のため、電源マージンが増大し、製造コストが従来より
も安くなる。
ルの信頼性を低下させることなくキャパシタの蓄積電荷
を増加させることができるので、従来のメモリセルと比
較して、同じセルサイズを考えた場合、本発明の方がセ
ルデータに対して大きな８Ｎ比をとることができる。こ
のため、電源マージンが増大し、製造コストが従来より
も安くなる。
■ 本発明のセルでは、従来セルの一つであるＣＣセル
と比較し、素子分離部分とキャパシタ、。
と比較し、素子分離部分とキャパシタ、。
部分を共有して（ＣＣセルではキャパシタ及び素子分離
部分は別々）高集積化を図っているため、セルデータに
対して同じＳＮ比を考えた場合、同一テザインルールな
用いてもより小さなセルサイズにすることができる。こ
れは、従来よりもより小さなテップサイズにつながり、
一つのウニへ当たりのグロスが増加するという意味で、
製造コストが従来よりも安くなるという効果につながる
。
部分は別々）高集積化を図っているため、セルデータに
対して同じＳＮ比を考えた場合、同一テザインルールな
用いてもより小さなセルサイズにすることができる。こ
れは、従来よりもより小さなテップサイズにつながり、
一つのウニへ当たりのグロスが増加するという意味で、
製造コストが従来よりも安くなるという効果につながる
。
以下、本発明の詳細を図示の実施例によって説明する。
第１図は本発明の一実施例に係わる半導体メモリ装置の
メモリセル構造を示す平面図、第２図（ａｌは第１図の
矢視Ａ−Ａ断面図、同図（ｂｌは第１図の矢視Ｂ−Ｂ断
面図である。
メモリセル構造を示す平面図、第２図（ａｌは第１図の
矢視Ａ−Ａ断面図、同図（ｂｌは第１図の矢視Ｂ−Ｂ断
面図である。
Ｎ型３ｉ基板１０の表面に溝（素子分離用溝）を堀って
複数の島領域１）Ｃ１）、＊〜、１）Ｂ）が設けられ、
これらの島領域（素子形成領域）１）には１つのＭＯＳ
トランジスタｘｚ（１２，。
複数の島領域１）Ｃ１）、＊〜、１）Ｂ）が設けられ、
これらの島領域（素子形成領域）１）には１つのＭＯＳ
トランジスタｘｚ（１２，。
〜＊ １２９ ） ト１ ツ（’） Ｍ ＯＳ キー
’ｒ ／％ ｉ／ ９１ Ｊ（１３１，〜＊１３１））
とからなるメモリセルが２個づう配列されている。ここ
で、ＭＯＳトランジスタ１２はＰチャンネルＭＯＳトラ
ンジスタによって形成されている。即ち、２ｎｄポリＳ
ｉからなるワード線１４（１４１，〜。
’ｒ ／％ ｉ／ ９１ Ｊ（１３１，〜＊１３１））
とからなるメモリセルが２個づう配列されている。ここ
で、ＭＯＳトランジスタ１２はＰチャンネルＭＯＳトラ
ンジスタによって形成されている。即ち、２ｎｄポリＳ
ｉからなるワード線１４（１４１，〜。
十
１４３ ）をゲート電極とし、Ｐ 拡散層をソース・ド
レインとして形成されている。そして、ＭＯＳトランジ
スタ１２のドレイン側はＡＩからなるビット線Ｊ ｓ
（Ｊ ｓ、、 、〜ｍ１５ｓ）に、＋ ソース側はＰ 拡散層を介して１ｓｔポリ３ｉからなる
電極ｘ１（ｘＢ、〜、２１゜）にそれぞれ接続されてい
る。
レインとして形成されている。そして、ＭＯＳトランジ
スタ１２のドレイン側はＡＩからなるビット線Ｊ ｓ
（Ｊ ｓ、、 、〜ｍ１５ｓ）に、＋ ソース側はＰ 拡散層を介して１ｓｔポリ３ｉからなる
電極ｘ１（ｘＢ、〜、２１゜）にそれぞれ接続されてい
る。
また、１ｓｔポリＳｉからなる電極２１は前記キャパシ
タ１３の一方の電極を形成し、キャパシタ１３の他方の
電極（プレート電極）は基板１０によりて構成されてい
る。ここで、１ｓｔポリｆ３１からなる電極２１は前記
島領域１）の３つの側面に形成されている。そして、書
込まれた電荷はｌｓｔボ９Ｓｉ側に蓄積されるものとな
っている。
タ１３の一方の電極を形成し、キャパシタ１３の他方の
電極（プレート電極）は基板１０によりて構成されてい
る。ここで、１ｓｔポリｆ３１からなる電極２１は前記
島領域１）の３つの側面に形成されている。そして、書
込まれた電荷はｌｓｔボ９Ｓｉ側に蓄積されるものとな
っている。
なお１図中２５はゲート酸化膜、２６はキャパシタ用絶
縁膜、２７は埋込み絶縁膜、２８は層間絶縁膜をそれぞ
れ示している。
縁膜、２７は埋込み絶縁膜、２８は層間絶縁膜をそれぞ
れ示している。
このような構成であれば、従来とは逆に、１ｓｔポリＳ
ｉ側に薔込み電荷を蓄積しているため、基板１０への書
込み電荷のリークもなく、さらにアルファ線のソフトエ
ラーにも強い。また、キ・パシψ１３は、第１図から明
らかなように、島領域１）の側面３カ所に構成されてお
り、隣のメモリセルとは厚い絶縁膜２７で分離されてい
る。このため、従来のような基板を介したある電荷蓄積
層から別の蓄積層へのリークも極めて少ない。従って、
従来問題になったメモリセルの信頼性低下を未然に防止
することができる、 なお１本発明は上述した実施例に限定されるものではな
い。例えば、前記キャパシタの一方の電極としては、１
ｓｔポリＳｉｌ：限らず、金属或いは金属シリサイドを
用いることができる。
ｉ側に薔込み電荷を蓄積しているため、基板１０への書
込み電荷のリークもなく、さらにアルファ線のソフトエ
ラーにも強い。また、キ・パシψ１３は、第１図から明
らかなように、島領域１）の側面３カ所に構成されてお
り、隣のメモリセルとは厚い絶縁膜２７で分離されてい
る。このため、従来のような基板を介したある電荷蓄積
層から別の蓄積層へのリークも極めて少ない。従って、
従来問題になったメモリセルの信頼性低下を未然に防止
することができる、 なお１本発明は上述した実施例に限定されるものではな
い。例えば、前記キャパシタの一方の電極としては、１
ｓｔポリＳｉｌ：限らず、金属或いは金属シリサイドを
用いることができる。
また、キャパシタの絶縁体として、酸化膜の他の高絶縁
体材料を用いてもよい。さらに、キャバνりの形成領域
として、必ずしも島領域め３面を用いる必要はなく、１
面若しくは２面を用いるようにしてもよい。また、キャ
パシタのプレート電極として、半導体基板の代わりにウ
ェルな用いるようにしてもよい。さらに、半導体基板或
いはウェルとしてＰ型を用いることも可能である。その
他、本発明の要旨を逸脱しない範囲で、種々変形して実
施することができる。
体材料を用いてもよい。さらに、キャバνりの形成領域
として、必ずしも島領域め３面を用いる必要はなく、１
面若しくは２面を用いるようにしてもよい。また、キャ
パシタのプレート電極として、半導体基板の代わりにウ
ェルな用いるようにしてもよい。さらに、半導体基板或
いはウェルとしてＰ型を用いることも可能である。その
他、本発明の要旨を逸脱しない範囲で、種々変形して実
施することができる。
第１図は本発明の一実施例に係わる半導体メモリ装置の
メモリーセル構造を示す平面図、第２図（ａｌは第１図
の矢視Ａ−Ａｌｉｉ面を示す図、第２図（ｂ）は第１図
の矢視Ｂ−Ｂ断面を示す図、第３図は従来のメモリセル
（特にＣＣセル）構造を示す断面図である。 １０・・・Ｎ少Ｓｉ基板（半導体基板）、ＪＪ。 １ノ８．〜．１）゜・・・島領域、１２，１２．。 〜、１２．・・・ＭＯＳトランジスタ、１３，１３１゜
〜、１３゜・・・ＭＯＳキャパシタ、１４ 、１４１゜
〜、１４．・・・ワード線、ｌ ５ ＊ １５１ ＊〜
。 １５、・・・ビット線、２１．２１）．−９２１゜・・
・キャパシタ電極。
メモリーセル構造を示す平面図、第２図（ａｌは第１図
の矢視Ａ−Ａｌｉｉ面を示す図、第２図（ｂ）は第１図
の矢視Ｂ−Ｂ断面を示す図、第３図は従来のメモリセル
（特にＣＣセル）構造を示す断面図である。 １０・・・Ｎ少Ｓｉ基板（半導体基板）、ＪＪ。 １ノ８．〜．１）゜・・・島領域、１２，１２．。 〜、１２．・・・ＭＯＳトランジスタ、１３，１３１゜
〜、１３゜・・・ＭＯＳキャパシタ、１４ 、１４１゜
〜、１４．・・・ワード線、ｌ ５ ＊ １５１ ＊〜
。 １５、・・・ビット線、２１．２１）．−９２１゜・・
・キャパシタ電極。
Claims (3)
- （１）半導体基板表面に溝を堀って配列形成された複数
の島領域に、１個のＭＯＳトランジスタ及び１個のキャ
パシタからなるメモリセルをそれぞれ配列してなる半導
体メモリ装置において、前記ＭＯＳトランジスタのソー
ス・ドレインの一方の端子はビット線に接続され、他方
の端子は拡散層を介して前記キャパシタの一方の電極に
接続され、上記キャパシタの他方の電極は前記拡散層と
逆導電型の半導体基板或いはウェルで形成され、且つ前
記キャパシタは前記島領域の側面に形成されていること
を特徴とする半導体メモリ装置。 - （２）前記キャパシタは、前記島領域の３つの側面に形
成されていることを特徴とする特許請求の範囲第１項記
載の半導体メモリ装置。 - （３）前記メモリセルは、前記各島領域にそれぞれ２個
ずつ形成されていることを特徴とする特許請求の範囲第
１項記載の半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59204887A JPS6182462A (ja) | 1984-09-29 | 1984-09-29 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59204887A JPS6182462A (ja) | 1984-09-29 | 1984-09-29 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6182462A true JPS6182462A (ja) | 1986-04-26 |
Family
ID=16498039
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59204887A Pending JPS6182462A (ja) | 1984-09-29 | 1984-09-29 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6182462A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63255960A (ja) * | 1987-04-14 | 1988-10-24 | Toshiba Corp | キヤパシタ |
-
1984
- 1984-09-29 JP JP59204887A patent/JPS6182462A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63255960A (ja) * | 1987-04-14 | 1988-10-24 | Toshiba Corp | キヤパシタ |
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