JPS6182528A - 半導体集積回路のレベル検知回路 - Google Patents
半導体集積回路のレベル検知回路Info
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- JPS6182528A JPS6182528A JP59204259A JP20425984A JPS6182528A JP S6182528 A JPS6182528 A JP S6182528A JP 59204259 A JP59204259 A JP 59204259A JP 20425984 A JP20425984 A JP 20425984A JP S6182528 A JPS6182528 A JP S6182528A
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- transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、半導本集積回路の入力バッファ用インバータ
回路等に使用可能なレベル検知回路に係シ、特に相補型
ＭＯＳトランジスタで講成された回路に関する。
回路等に使用可能なレベル検知回路に係シ、特に相補型
ＭＯＳトランジスタで講成された回路に関する。
半導体集積回路の入力バッファ等として、入力信号を検
知してからある一定時間は入力信号を受は付けない機能
を有するレベル検知回路を用いることがある。この種の
レベル検知回路の従来例を第５図に示してお）、これは
たとえばＴＴＬレベル入力をＭＯＳレベルに変換するも
のである。即ち、第５図において、１は第１のクロック
ドインバータであって、ＰチャネルＭＯ８トランジスタ
Ｔ□ 、Ｔ２とＮチャネルＭＯＳトランジスタＴ３、Ｔ
４とが直列接続され、上記トランジスタＴ□のソースが
高電位側の電源ｖＤＤニ接続され、前記トランジスタＴ
４のソースが低電位（接地電位）側の電源ｖｓｓに接続
され、上記トランジスタＴ４のゲートにクロックツ臂ル
スφが印加され、トランジスタＴ工のｒ−）に反転クロ
ックパルスφが印加され、トランジスタＴｆｆｉ＃ＴＩ
のゲート相互が接続されて入力ノードＮ８となっている
。同様に、第２のクロックドインバータ２は、Ｐチャネ
ルトランジスタ 。
知してからある一定時間は入力信号を受は付けない機能
を有するレベル検知回路を用いることがある。この種の
レベル検知回路の従来例を第５図に示してお）、これは
たとえばＴＴＬレベル入力をＭＯＳレベルに変換するも
のである。即ち、第５図において、１は第１のクロック
ドインバータであって、ＰチャネルＭＯ８トランジスタ
Ｔ□ 、Ｔ２とＮチャネルＭＯＳトランジスタＴ３、Ｔ
４とが直列接続され、上記トランジスタＴ□のソースが
高電位側の電源ｖＤＤニ接続され、前記トランジスタＴ
４のソースが低電位（接地電位）側の電源ｖｓｓに接続
され、上記トランジスタＴ４のゲートにクロックツ臂ル
スφが印加され、トランジスタＴ工のｒ−）に反転クロ
ックパルスφが印加され、トランジスタＴｆｆｉ＃ＴＩ
のゲート相互が接続されて入力ノードＮ８となっている
。同様に、第２のクロックドインバータ２は、Ｐチャネ
ルトランジスタ 。
Ｔ３、Ｔ３、ＮチャネルトランジスタＴ７ 。
Ｔ、からなシ、トランジスタＴ１のｒ−トにクロックツ
臂ルスφ、トランジスタで、のｒ−トに反転クロックパ
ルスφが印加され、トランジスタＴ＠ｓＴｔ’のゲート
相互が接続されて出力ノードＮ２に接続されている。前
記第１のクロックドインバータ１のトランジスタＴ３、
Ｔ、のドレイン相互接続点（ノードＮＳ）はインバータ
回路３の入力端に接続されると共に前記第２のクロック
ドインバータ２のトランジスタＴ・。
臂ルスφ、トランジスタで、のｒ−トに反転クロックパ
ルスφが印加され、トランジスタＴ＠ｓＴｔ’のゲート
相互が接続されて出力ノードＮ２に接続されている。前
記第１のクロックドインバータ１のトランジスタＴ３、
Ｔ、のドレイン相互接続点（ノードＮＳ）はインバータ
回路３の入力端に接続されると共に前記第２のクロック
ドインバータ２のトランジスタＴ・。
Ｔ、のドレイン相互接続点（ノードＮ４）に接続され、
上記インバータ回路３の出力端は前記出力ノードＮ２に
接続されている。上記接続により、インバータ回′ＮＩ
３および第２のクロックドインバータ２は遅延保持回路
４を形成している。
上記インバータ回路３の出力端は前記出力ノードＮ２に
接続されている。上記接続により、インバータ回′ＮＩ
３および第２のクロックドインバータ２は遅延保持回路
４を形成している。
第６図は上記第５図の回路の動作波形を示すタイミング
図である。即ち、ｔ１時点以前において、クロックパル
スφ、φが各対応してロウ（”Ｌ″）、ハイ（“Ｈ″）
レベルでア夛、第１のクロックドインバータ１のノード
Ｎ、はフローティング状態であり、第２のクロックドイ
ンバータ２はアクセス状態でｈ−ｚて、出カッ−）’Ｎ
、 はハイレベル、ノードＮ４はロウレベルに保持され
ている。なお、このときの入力ノードＮ□の入力信号は
たとえばロウレベルである。
図である。即ち、ｔ１時点以前において、クロックパル
スφ、φが各対応してロウ（”Ｌ″）、ハイ（“Ｈ″）
レベルでア夛、第１のクロックドインバータ１のノード
Ｎ、はフローティング状態であり、第２のクロックドイ
ンバータ２はアクセス状態でｈ−ｚて、出カッ−）’Ｎ
、 はハイレベル、ノードＮ４はロウレベルに保持され
ている。なお、このときの入力ノードＮ□の入力信号は
たとえばロウレベルである。
次に、１１時点でクロックパルスφ、φが各対応してハ
イ、ロウレベルに変化すると、第１の舷 クロックドインバータ１はンローティング彬態からアク
セス状態になシ、第２のクロックドインバータ２はアク
セス状態からフローティング状態になる。これによって
、ｔ２時点でノードＮ□がロウレベルからハイレベルに
反転し、１１時点で出力ノードＮ２はハイレベルからロ
ウレベルに反転する。ここで、ｔエ 、ｔ、の時間差、
１．．１．の時間差は回路動作に伴なう遅延である。次
に、１４時点でクロック／卆ルスφ、φが各対応してロ
ウ、ハイレベルに変化すると、再びｍｌのクロックドイ
ンバータ１はアクセス状態から７０−ティング状態にな
）、第２のクロックドインバータ２はフローティング状
態からアクセス状態になシ、ノードＮ４をハイレベル、
出力ノードＮ、をロウレベルの状態に保持する。上記１
４時点からｔ６時点までの間、クロックパルスφ、φの
レベルは変化せず、この状態では入力信号が変化しても
検知しない。
イ、ロウレベルに変化すると、第１の舷 クロックドインバータ１はンローティング彬態からアク
セス状態になシ、第２のクロックドインバータ２はアク
セス状態からフローティング状態になる。これによって
、ｔ２時点でノードＮ□がロウレベルからハイレベルに
反転し、１１時点で出力ノードＮ２はハイレベルからロ
ウレベルに反転する。ここで、ｔエ 、ｔ、の時間差、
１．．１．の時間差は回路動作に伴なう遅延である。次
に、１４時点でクロック／卆ルスφ、φが各対応してロ
ウ、ハイレベルに変化すると、再びｍｌのクロックドイ
ンバータ１はアクセス状態から７０−ティング状態にな
）、第２のクロックドインバータ２はフローティング状
態からアクセス状態になシ、ノードＮ４をハイレベル、
出力ノードＮ、をロウレベルの状態に保持する。上記１
４時点からｔ６時点までの間、クロックパルスφ、φの
レベルは変化せず、この状態では入力信号が変化しても
検知しない。
即ち、１１時点で入力信号がロウレベルからハイレベル
に変化した場合においても、第１のクロックドインバー
タ１はフローティング状態であるので上記入力信号は伝
わらない。次に、ｔ６時点でクロック／４ルスφ、φが
各対応してハイ、ロウレベルに変化すると、第１のクロ
ックドインパータｌはアクセス状態になって入力信号を
次段に伝え、第２のクロックドインバータ２はフローテ
ィング状態になる。ｔ７時点でノードＮ、は前段からの
入力信号が反転されたロウレベルになす、コのロウレベ
ルがインバータ回路４で反転されてｔｓ時点で出力ノー
ドＮ２はハイレベルになる。ｔ９時点でクロックパルス
φ、■が各対応してロウ、ハイレベルに変化すると、第
１のクロックドインバータ１がフローティング状態にな
シ、第２のクロックドインバータ２はアクセス状態にな
る。、これによって、第２のクロックドインパーク２に
よシノーｌ’Ｎ、ヲロウレベル、出力ノードＮ、をハイ
レベルの状態に保持し、第１のクロックドインバータ１
は入力信号を受は付けない。
に変化した場合においても、第１のクロックドインバー
タ１はフローティング状態であるので上記入力信号は伝
わらない。次に、ｔ６時点でクロック／４ルスφ、φが
各対応してハイ、ロウレベルに変化すると、第１のクロ
ックドインパータｌはアクセス状態になって入力信号を
次段に伝え、第２のクロックドインバータ２はフローテ
ィング状態になる。ｔ７時点でノードＮ、は前段からの
入力信号が反転されたロウレベルになす、コのロウレベ
ルがインバータ回路４で反転されてｔｓ時点で出力ノー
ドＮ２はハイレベルになる。ｔ９時点でクロックパルス
φ、■が各対応してロウ、ハイレベルに変化すると、第
１のクロックドインバータ１がフローティング状態にな
シ、第２のクロックドインバータ２はアクセス状態にな
る。、これによって、第２のクロックドインパーク２に
よシノーｌ’Ｎ、ヲロウレベル、出力ノードＮ、をハイ
レベルの状態に保持し、第１のクロックドインバータ１
は入力信号を受は付けない。
然るに、上記従来のレベル検知回路は、動作制御用とし
て正相、逆相の二種類のクロックパルスφ、■を必要と
するので、これを集積回路内部から与えるか集積回路内
部で作ることを必要とする欠点がある。又、前記レベル
検知回路はレシオ回路であるので、ＴＴＬレベル入力時
には特に貫通電流が流れる（たとえばノードＮ。
て正相、逆相の二種類のクロックパルスφ、■を必要と
するので、これを集積回路内部から与えるか集積回路内
部で作ることを必要とする欠点がある。又、前記レベル
検知回路はレシオ回路であるので、ＴＴＬレベル入力時
には特に貫通電流が流れる（たとえばノードＮ。
がハイレベルからロウレベルに変化するときに第１のク
ロックドインバータ１に流れる）と共に出力ノードＮ２
の波形も悪化をきたす欠点がある。
ロックドインバータ１に流れる）と共に出力ノードＮ２
の波形も悪化をきたす欠点がある。
本発明は上記の事情に鑑みてなされたもので、入力信号
を検知してから一定時間は入力信号を受は付けない動作
が可能であシ、クロックパルスを必要とせず、かつ消費
電流を低減化し得るレベル検知回路を提供するものであ
る。
を検知してから一定時間は入力信号を受は付けない動作
が可能であシ、クロックパルスを必要とせず、かつ消費
電流を低減化し得るレベル検知回路を提供するものであ
る。
即ち、本発明のレベル検知回路は、ＰチャネルＭＯＳト
ランジスタＴ’ｘｔＴ’＊およびＮチャネルＭＯＳトラ
ンジスタＴ３、Ｔ、が直列接続され ′てなるレシ
オレス回路のトランジスタＴ、。
ランジスタＴ’ｘｔＴ’＊およびＮチャネルＭＯＳトラ
ンジスタＴ３、Ｔ、が直列接続され ′てなるレシ
オレス回路のトランジスタＴ、。
Ｔ３のゲート相互を接続して入力ノードとし、上記トラ
ンジスタＴ’＊ｔＴ’ｍのドレイン相互接続点の後段に
遅延保持回路および遅延回路を順次接続し、この遅延回
路の出力端（出力ノード）の電位を前記トランジスタＴ
１ 、Ｔ、のゲートに与えるようにしてなることを特徴
とするものである。
ンジスタＴ’＊ｔＴ’ｍのドレイン相互接続点の後段に
遅延保持回路および遅延回路を順次接続し、この遅延回
路の出力端（出力ノード）の電位を前記トランジスタＴ
１ 、Ｔ、のゲートに与えるようにしてなることを特徴
とするものである。
以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第１図に示すレベル検知回路は、第５図を参照して前述
した従来例の回路に比べて、インバータ回路３の出力端
Ｎ２と出力ノードＮ′２との間に遅延回路１０を直列に
挿入し、この出力ノードＮ／、をトランジスタでよ 、
Ｔ４の各ゲートに接続し、入力ノードＮ８をトランジス
タＴ、。
した従来例の回路に比べて、インバータ回路３の出力端
Ｎ２と出力ノードＮ′２との間に遅延回路１０を直列に
挿入し、この出力ノードＮ／、をトランジスタでよ 、
Ｔ４の各ゲートに接続し、入力ノードＮ８をトランジス
タＴ、。
Ｔ、の各ケ９−トに接続することによって、トランジス
タテ工〜で４の直列回路を第１のレシオレス回路１ノと
し、トランジスタＴ、〜Ｔ、の直列回路を第２のレシオ
レス回路１２としている点が異なシ、その他は同じであ
るので第５図中と同一符号を付してい石。なお、インバ
ータ回路３と第２のレシオレス回路１２とによシ遅延保
持回路１３が形成されている。
タテ工〜で４の直列回路を第１のレシオレス回路１ノと
し、トランジスタＴ、〜Ｔ、の直列回路を第２のレシオ
レス回路１２としている点が異なシ、その他は同じであ
るので第５図中と同一符号を付してい石。なお、インバ
ータ回路３と第２のレシオレス回路１２とによシ遅延保
持回路１３が形成されている。
第２図は上記第１図の回路の動作波形を示すタイミング
図である。即ち、ｔ１時点以前において、入力ノードＮ
工の入力信号がたとえばロウレベルであるとすれば、ノ
ードＮ、はハイレベル、ノードＮ、はロウレベルであり
、出力ノードＮ′、の出力信号はハイレベルになってい
る。
図である。即ち、ｔ１時点以前において、入力ノードＮ
工の入力信号がたとえばロウレベルであるとすれば、ノ
ードＮ、はハイレベル、ノードＮ、はロウレベルであり
、出力ノードＮ′、の出力信号はハイレベルになってい
る。
ｔ工時点で入力信号がハイレベルに変化すると、トラン
ジスタ’ｒ３、’ｒ、がオフ、トランジスタＴ３、Ｔ、
がオンになる。このとき、トランジスタＴ４は出力ノー
ドＮ／、のハイレベルによってオンになっているので、
ノードＮ、はハイレベルからロウレベルに変化する。ま
た、このときトランジスタテ工は出力ノードＮ′８のハ
イレベルによってオフになっているので、第１のレシオ
レス回路１１は貫通電流が全くなく、上記ノードＮ、の
電位変化は急・峻になる。このノードＮ、の電位変化時
点ｔ、よシ動作遅延時間だけ遅れたｔ１時点でインバー
タ回路・３の出力端（ノー）’Ｎ、）はロウレベルカラ
ハイレベルに変化する。これによって、トランジスタで
６がオフ、トランジスタＴ７がオンになる。このとき、
トランジスタＴ８は入力ノードＮ工のハイレベルによっ
てオンになっているので、遅延保持回路１３はノードＮ
４をロウレベル、ノートＮ、をハイレベルの状態に保持
する。一方、遅延回路１０の出力信号は、上記ノードＮ
２の電位変化時点ｔ、よシ動作遅延時間だけ遅れたｔｓ
時点でハイレベルからロウレベルに反転変化する。なお
、上記ｔｓ時点とｔ、時点の間のｔ４時点で入力信号が
ハイレベルからロウレベルに変化したとしても、とのｔ
４時点では遅延回路１０によりｔｓ時点でのノードＮ、
のレベルが出力ノードＮ／、に未だ伝わりていないので
、第１のレシオレス回路１１のトランジスタＴ工がオフ
、トランジスタＴ４がオンになっておシ、入力信号は伝
わらない。また、上記ｔ４時点で第２のレシオレス回路
１２はトランジスタＴｓ。
ジスタ’ｒ３、’ｒ、がオフ、トランジスタＴ３、Ｔ、
がオンになる。このとき、トランジスタＴ４は出力ノー
ドＮ／、のハイレベルによってオンになっているので、
ノードＮ、はハイレベルからロウレベルに変化する。ま
た、このときトランジスタテ工は出力ノードＮ′８のハ
イレベルによってオフになっているので、第１のレシオ
レス回路１１は貫通電流が全くなく、上記ノードＮ、の
電位変化は急・峻になる。このノードＮ、の電位変化時
点ｔ、よシ動作遅延時間だけ遅れたｔ１時点でインバー
タ回路・３の出力端（ノー）’Ｎ、）はロウレベルカラ
ハイレベルに変化する。これによって、トランジスタで
６がオフ、トランジスタＴ７がオンになる。このとき、
トランジスタＴ８は入力ノードＮ工のハイレベルによっ
てオンになっているので、遅延保持回路１３はノードＮ
４をロウレベル、ノートＮ、をハイレベルの状態に保持
する。一方、遅延回路１０の出力信号は、上記ノードＮ
２の電位変化時点ｔ、よシ動作遅延時間だけ遅れたｔｓ
時点でハイレベルからロウレベルに反転変化する。なお
、上記ｔｓ時点とｔ、時点の間のｔ４時点で入力信号が
ハイレベルからロウレベルに変化したとしても、とのｔ
４時点では遅延回路１０によりｔｓ時点でのノードＮ、
のレベルが出力ノードＮ／、に未だ伝わりていないので
、第１のレシオレス回路１１のトランジスタＴ工がオフ
、トランジスタＴ４がオンになっておシ、入力信号は伝
わらない。また、上記ｔ４時点で第２のレシオレス回路
１２はトランジスタＴｓ。
Ｔ７がオン、トランジスタ’ｒ３、’ｒ、がオフになっ
ているので７０−ティング状態になるが、前記ノードＮ
！のレベルはダイナミックに保持される。そして、前記
ｔ、時点における出力ノードＮ′、の電位変化によって
、第１のレシオレス回路１１はトランジスタＴ１がオン
、トランジスタＴ４がオフになるので入力信号を次段へ
伝えるようになる。
ているので７０−ティング状態になるが、前記ノードＮ
！のレベルはダイナミックに保持される。そして、前記
ｔ、時点における出力ノードＮ′、の電位変化によって
、第１のレシオレス回路１１はトランジスタＴ１がオン
、トランジスタＴ４がオフになるので入力信号を次段へ
伝えるようになる。
上記第１図のレベル検知回路は、集積回路内の任意の回
路部分に用いてＭＯＳレベル入力信号を検知してＭＯＳ
レベル出力信号を得ることが可能であるが、第１のレシ
オレス回路１１に卦ケるＭＯＳ トランジスタの閾値を
最適化することによ、９．ＴＴＬレベル入力をＭＯＳレ
ベルに変換するための入力パッファ回路として好適であ
る。たとえば、トランジスタＴ、の閾値ｆニー３．５Ｖ
。
路部分に用いてＭＯＳレベル入力信号を検知してＭＯＳ
レベル出力信号を得ることが可能であるが、第１のレシ
オレス回路１１に卦ケるＭＯＳ トランジスタの閾値を
最適化することによ、９．ＴＴＬレベル入力をＭＯＳレ
ベルに変換するための入力パッファ回路として好適であ
る。たとえば、トランジスタＴ、の閾値ｆニー３．５Ｖ
。
トランジスタＴ、の閾値を１．５ｖにした場合、第３図
に示すようにＴＴＬ入力シカレベル間に上記トランジス
タＴ３、Ｔ、の閾値があるため、入力レベルに少々のノ
イズが乗った場合においても次段に信号は伝わシにくい
。
に示すようにＴＴＬ入力シカレベル間に上記トランジス
タＴ３、Ｔ、の閾値があるため、入力レベルに少々のノ
イズが乗った場合においても次段に信号は伝わシにくい
。
上述したようなレベル検知回路によれば、クロックパル
スを必要とせず、レシオレス回路を用いているので貫通
電流が流れず、低消費電力化および高速動作化を図るこ
とができる。ｔた、入力信号を遅延保持回路１３で保持
したのち遅延回路１０から遅延信号が出力するまでの一
定時間は入力信号を受は付けない。
スを必要とせず、レシオレス回路を用いているので貫通
電流が流れず、低消費電力化および高速動作化を図るこ
とができる。ｔた、入力信号を遅延保持回路１３で保持
したのち遅延回路１０から遅延信号が出力するまでの一
定時間は入力信号を受は付けない。
第４図は本発明回路の他の実施例を示してお）、これは
第１図を参照して前述した回路に比べて、インバータ回
路３の出力端と入力端との間に挿入される帰還回路とし
て、第２のインバータ回路４１およびＣＭＯＳトランス
ミッションゲート４２を用いた点が異な）、その他は同
じであるので第１７中と同一符号を付してその説明を省
略する。即ち、ノート” Ｎ ２を第２のインバータ回
路４１の入力端に接続し、この第２のインバータ回路４
１の出力端をＰチャネルＭＯ８トランジスタＴ、および
Ｎチャネルへ（Ｏ８）ランジスタＴ１゜が並列接続され
てなるトランスミッションゲート４２の一端に接続し、
このトランスミフシ１ングート４２の他端をノードＮ、
に接続し、このトランスミフシ１ングート４２の各トラ
ンジスタＴ＊＊Ｔ工。のゲートを入力ノードＮｌに接続
している。このトランスミッションゲート４２、第２の
インバータ回路４１は前記インバータ回路３（これを第
１のインバータ回路と称する）と共に遅延保持回路４３
を形成している。
第１図を参照して前述した回路に比べて、インバータ回
路３の出力端と入力端との間に挿入される帰還回路とし
て、第２のインバータ回路４１およびＣＭＯＳトランス
ミッションゲート４２を用いた点が異な）、その他は同
じであるので第１７中と同一符号を付してその説明を省
略する。即ち、ノート” Ｎ ２を第２のインバータ回
路４１の入力端に接続し、この第２のインバータ回路４
１の出力端をＰチャネルＭＯ８トランジスタＴ、および
Ｎチャネルへ（Ｏ８）ランジスタＴ１゜が並列接続され
てなるトランスミッションゲート４２の一端に接続し、
このトランスミフシ１ングート４２の他端をノードＮ、
に接続し、このトランスミフシ１ングート４２の各トラ
ンジスタＴ＊＊Ｔ工。のゲートを入力ノードＮｌに接続
している。このトランスミッションゲート４２、第２の
インバータ回路４１は前記インバータ回路３（これを第
１のインバータ回路と称する）と共に遅延保持回路４３
を形成している。
上記第４図の回路によれば、入力ノードＮ□の入力信号
がたとえばロウレベルの場合、トランスミッションゲー
ト４２のトランジスタＴ。
がたとえばロウレベルの場合、トランスミッションゲー
ト４２のトランジスタＴ。
がオ、ンになっておシ、遅延保持回路４３によってノー
ドＮ、がハイレベルに保たれている。そして、入力信号
がロウレベルからハイレベルに変化した場合、上記トラ
ンジスタＴ、はオフになシ、他方のトランジスタＴ□。
ドＮ、がハイレベルに保たれている。そして、入力信号
がロウレベルからハイレベルに変化した場合、上記トラ
ンジスタＴ、はオフになシ、他方のトランジスタＴ□。
がオンになる。
このとき、遅延保持回路４３の帰還用の第２のインバー
タ回路４１の出力はハイレベルになっているが、この出
力が上記トランジスタＴ４゜を伝わるときに、このトラ
ンジスタＴ８゜のパツクゲート効果による閾値の増大に
伴って出力レベルが下がる。これによって、上記遅延保
持回路４３の出力と第１のレシオレス回路１１の出力と
のノードＮ、での干渉は生じ難い。その他の動作は前記
実施例におけると同様である。
タ回路４１の出力はハイレベルになっているが、この出
力が上記トランジスタＴ４゜を伝わるときに、このトラ
ンジスタＴ８゜のパツクゲート効果による閾値の増大に
伴って出力レベルが下がる。これによって、上記遅延保
持回路４３の出力と第１のレシオレス回路１１の出力と
のノードＮ、での干渉は生じ難い。その他の動作は前記
実施例におけると同様である。
上述したように本発明の半導体集積回路のレベル検知回
路によれば、入力信号を検知してから一定時間は入力信
号を受は付けない動作が可能であシ、クロックツ臂ルス
を必要とせず、かつ消費電流を低減化することができる
。、したがって、ＴＴＬ入力シカレベルＯＳレベルに変
換するための入力バッ７ア回路などに用いて好適である
。
路によれば、入力信号を検知してから一定時間は入力信
号を受は付けない動作が可能であシ、クロックツ臂ルス
を必要とせず、かつ消費電流を低減化することができる
。、したがって、ＴＴＬ入力シカレベルＯＳレベルに変
換するための入力バッ７ア回路などに用いて好適である
。
第１図は本発明に係る半導体集積回路のレベル検知回路
の一実施例を示す回路図、第２図は第１図の回路動作を
示すタイミング波形図、第３図は第１図の回路をＴＴＬ
入力入力ル用の入力バッファ回路に用いる場合における
トランジスタの閾値関係を示す図、第４図は本発明の他
の実施例を示す回路図、第５図は従来の半導体集積回路
のレベル検知回路を示す回路図、第６図は第５図の回路
動作を示すタイミング波形図である。 Ｔユ〜Ｔ９、。・・・ＭＯＳ ）ランジスタ、１１゜１
２・・・レシオレス回路、３ｅ４１・・・インバータ回
路、１０・・・遅延回路、１３．４３・・・遅延保持回
路。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図 ｔｌ ｔ２ ｔ３ ｔ４ ｔ５ ｔ６ ｔ
７ ｔ８第６図
の一実施例を示す回路図、第２図は第１図の回路動作を
示すタイミング波形図、第３図は第１図の回路をＴＴＬ
入力入力ル用の入力バッファ回路に用いる場合における
トランジスタの閾値関係を示す図、第４図は本発明の他
の実施例を示す回路図、第５図は従来の半導体集積回路
のレベル検知回路を示す回路図、第６図は第５図の回路
動作を示すタイミング波形図である。 Ｔユ〜Ｔ９、。・・・ＭＯＳ ）ランジスタ、１１゜１
２・・・レシオレス回路、３ｅ４１・・・インバータ回
路、１０・・・遅延回路、１３．４３・・・遅延保持回
路。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図 ｔｌ ｔ２ ｔ３ ｔ４ ｔ５ ｔ６ ｔ
７ ｔ８第６図
Claims (3)
- （１）ＰチャネルＭＯＳトランジスタＴ＿１、Ｔ＿２お
よびＮチャネルＭＯＳトランジスタＴ＿３、Ｔ＿４が高
電位電源と低電位電源との間に直列接続され、上記トラ
ンジスタＴ＿２、Ｔ＿３の各ゲートが入力ノードに接続
される第１のレシオレス回路と、この第１のレシオレス
回路のトランジスタＴ＿２、Ｔ＿３のドレイン相互接続
点に入力端が接続される第１のインバータ回路と、この
第１のインバータ回路の出力端と入力端との間に接続さ
れ、その導通が前記入力ノードの電位により制御され、
上記第１のインバータ回路と共に遅延保持回路を形成す
る帰還回路と、前記第１のインバータ回路の出力を遅延
させて出力ノードに出力すると共に前記第１のレシオレ
ス回路のトランジスタＴ＿１、Ｔ＿４のゲートに与える
遅延回路とを具備することを特徴とする半導体集積回路
のレベル検知回路。 - （２）前記帰還回路は、ＰチャネルトランジスタＴ＿５
、Ｔ＿６およびＮチャネルトランジスタＴ＿７、Ｔ＿８
が高電位電源と低電位側電源との間に直列接続され、上
記トランジスタＴ＿６、Ｔ＿７のゲート相互が前記第１
のインバータ回路の出力端に接続され、上記トランジス
タＴ＿５、Ｔ＿６のゲートは前記入力ノードに接続され
、上記トランジスタＴ＿６、Ｔ＿７のドレイン相互接続
点が前記第１のインバータ回路の入力端に接続される第
２のレシオレス回路である前記特許請求の範囲第１項記
載の半導体集積回路のレベル検知回路。 - （３）前記帰還回路は、前記第１のインバータ回路の出
力端に入力端が接続される第２のインバータ回路と、こ
の第２のインバータ回路の出力端と前記第１のインバー
タ回路の入力端との間に接続されるＣＭＯＳトランスミ
ッションゲートとからなり、このＣＭＯＳトランスミッ
シヨンゲートの各トランジスタのゲートは前記入力ノー
ドに接続されてなる前記特許請求の範囲第１項記載の半
導体集積回路のレベル検知回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59204259A JPS6182528A (ja) | 1984-09-29 | 1984-09-29 | 半導体集積回路のレベル検知回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59204259A JPS6182528A (ja) | 1984-09-29 | 1984-09-29 | 半導体集積回路のレベル検知回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6182528A true JPS6182528A (ja) | 1986-04-26 |
Family
ID=16487496
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59204259A Pending JPS6182528A (ja) | 1984-09-29 | 1984-09-29 | 半導体集積回路のレベル検知回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6182528A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01272314A (ja) * | 1988-04-25 | 1989-10-31 | Nec Corp | 信号発生回路 |
-
1984
- 1984-09-29 JP JP59204259A patent/JPS6182528A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01272314A (ja) * | 1988-04-25 | 1989-10-31 | Nec Corp | 信号発生回路 |
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