JPH0748643B2 - ラッチ回路 - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、主に高速動作を行うA/D変換器特に並列型A/D
変換器に採用されるラッチ回路に関するものである。

従来の技術 通常、MOS型トランジスタでA/D変換器を実現する場合、
比較器に差動アンプを用いたときには、比較器の出力信
号を確定させるラッチ回路にも差動型の回路を採用して
比較器の出力信号を増幅・保持するのが普通である。

従来例による差動型ラッチ回路の回路図を第２図に示
す。第２図の差動型ラッチ回路は、Ｐチャネルトランジ
スタ１〜６及びＮチャネルトランジスタ７〜10により構
成されている。Ｐチャネルトランジスタ1,2のゲート端
子とドレイン端子とは交互に接続されており、かつ、Ｎ
チャネルトランジスタ7,8のゲート端子とドレイン端子
とは交互に接続されている。また、Ｐチャネルトランジ
スタ1,2のソース端子・ドレイン端子と並列にそれぞれ
Ｐチャネルトランジスタ3,4のソース端子・ドレイン端
子を接続し、Ｐチャネルトランジスタ3,4ゲート端子を
それぞれ反転信号入力端子11及び非反転信号入力端子12
と成している。そして、Ｎチャネルトランジスタ7,8の
ソース端子・ドレイン端子と並列にそれぞれＮチャネル
トランジスタ9,10のソース端子・ドレイン端子を接続
し、Ｐチャネルトランジスタ１とＮチャネルトランジス
タ７のドレイン端子の間にＰチャネルトランジスタ５を
直列に挿入し、かつ、Ｐチャネルトランジスタ２とＮチ
ャネルトランジスタ８のドレイン端子の間にＰチャネル
トランジスタ６を直列に挿入し、Ｐチャネルトランジス
タ5,6とＮチャネルトランジスタ9,10のゲート端子どう
しを接続してクロック入力端子13と成している。なお、
Ｐチャネルトランジスタ５とＮチャネルトランジスタ7,
9のドレイン端子どうしの接続点は、非反転出力端子14
となり、Ｐチャネルトランジスタ６とＮチャネルトラン
ジスタ8,10のドレイン端子どうしの接続点は、反転出力
端子15となる。また、端子16は電源端子である。

次に、第２図に示す差動型ラッチ回路の動作について説
明する。まず、クロック入力端子13に加わっているクロ
ック信号が“H"のときを考える。この場合は、Ｐチャネ
ルトランジスタ5,6がオフであり、Ｎチャネルトランジ
スタ9,10はオンになる。この結果、非反転出力端子14及
び反転出力端子15がともに“L"出力となる。Ｐチャネル
トランジスタ3,4は、反転信号入力端子11及び非反転信
号入力端子12に加わっている信号電圧に応じて弱いオン
状態になっている。しかし、Ｐチャネルトランジスタ5,
6がオフ状態であるので、Ｐチャネルトランジスタ１〜
４には電流は流れない。このようにクロック信号が“H"
のときには、ラッチ回路の動作はスタンバイ状態とな
る。次に、クロック信号が“L"になったとする。この場
合は、Ｐチャネルトランジスタ5,6がオンであり、Ｎチ
ャネルトランジスタ9,10はオフになる。Ｐチャネルトラ
ンジスタ3,4は、反転信号入力端子11及び非反転信号入
力端子12に加わっている信号電圧に応じて弱いオン状態
になっているので、クロック信号が“H"から“L"になっ
た瞬間に、Ｐチャネルトランジスタ3,4のドレイン端子
である内部ノード17,18に反転信号入力端子11及び非反
転信号入力端子12に加えられている信号電圧に応じた電
圧が生じる。反転信号入力端子11と非反転信号入力端子
12に加えられている信号電圧間に僅かでも電位差があれ
ば、内部ノード17,18に発生する電圧に電位差を生じ
る。すると、Ｐチャネルトランジスタ1,2のゲート端子
とドレイン端子とがそれぞれたすきがけされて、内部ノ
ード17,18に接続されているので、Ｐチャネルトランジ
スタ1,2はゲート端子に発生した電圧の電位差を増幅し
て、内部ノード17,18はいずれか片方が“H"、残りの片
方が“H"と“L"との中間電位すなわち“M"となる。内部
ノード17,18に生じた“H"と“M"の信号は、Ｐチャネル
トランジスタ5,6を通してＮチャネルトランジスタ7,8の
ドレイン端子に印加される。すると、Ｎチャネルトラン
ジスタ7,8のゲート端子とドレイン端子はそれぞれたす
きがけされて接続されているので、Ｎチャネルトランジ
スタ7,8はゲート端子に印加された電圧の電位差を増幅
して、いずれか片方が“H"、残りの片方が“L"となって
保持され、それぞれ非反転出力端子14及び反転出力端子
15から出力される。このようにクロック信号が“L"にな
ると、回路はラッチ動作状態となる。

ここで第３図として代表的な差動アンプの回路図を示
す。第３図の差動アンプ回路は、Ｎチャネルトランジス
タ19,20を駆動用トランジスタ、Ｐチャネルトランジス
タ21,22を負荷用、トランジスタとし、定電流源として
ゲートをバイアス電圧入力端子23としたＮチャネルトラ
ンジスタ24を用いる。Ｎチャネルトランジスタ19,20の
ゲートをそれぞれ信号電圧入力端子25、基準電圧入力端
子26として、Ｎチャネルトランジスタ19とＰチャネルト
ランジスタ21のドレイン端子の接続点を反転出力端子27
とし、Ｎチャネルトランジスタ20とＰチャネルトランジ
スタ22のドレイン端子の接続点を非反転出力端子28とし
ている。また、端子16は電源端子である。

第３図に示す差動アンプ回路の動作を簡単に説明する。
この回路は信号電圧入力端子25に加わる入力信号と基準
電圧入力端子26に加わる比較基準電圧との大小関係によ
って出力信号が得られる回路であり、出力信号は反転出
力端子27と非反転出力端子28に現れる電圧の差を用い
る。Ｎチャネルトランジスタ24を定電流源として用いる
ためにバイアス電圧入力端子23に与えられるバイアス電
圧は、Ｎチャネルトランジスタ24が飽和動作領域内で動
作を行う適宜なドレイン電流となる電圧とする。この差
動アンプ回路は、入力信号が比較基準電圧より高い場合
には、非反転出力端子28に現れる電圧は中間電位“M"と
なり、反転出力端子27に現れる電圧は低電位“L"とな
る。この低電圧“L"は、中間電位“M"よりは低い電圧で
あるが、Ｎチャネルトランジスタ24のドレイン電圧より
低くなることはない。また、入力信号が比較基準電圧よ
り低い場合には、非反転出力端子28に現れる電圧は中間
電位“M"のままであるが、反転出力端子27に現れる電圧
は高電位“H"となる。この高電位“H"は、ほぼ電源端子
16に加わっている電源電圧まで上昇する。

さて、実際のA/D変換器では第３図に示すような差動ア
ンプ回路と第２図に示すラッチ回路とを直列に接続させ
て、電圧比較器として用いる。すなわち、第３図の反転
出力端子27は第２図の反転信号入力端子11と接続され、
さらに、第３図の非反転出力端子28は第２図の非反転信
号入力端子12と接続されて、電圧比較器として用いられ
るわけである。

発明が解決しようとする課題 しかしながら上記の従来の構成によるラッチ回路では、
ラッチ回路の入力信号がラッチ回路の前段に位置する差
動アンプの出力から与えられることに関係して、特定条
件下で誤動作を引き起こすことがあるという問題点を有
していた。

いま、第２図に示す差動型ラッチ回路のクロック入力端
子13に加わっているクロック信号が“H"のときを考え
る。この場合は、非反転出力端子14及び反転出力端子15
がともに“L"出力となる。Ｐチャネルトランジスタ3,4
は、反転信号入力端子11及び非反転信号入力端子12に加
わっている信号電圧、すなわち、第３図差動アンプ回路
の反転出力端子27と非反転出力端子28の出力電圧に応じ
た状態になっている。仮に、差動アンプ回路の非反転出
力端子28が“M"、反転出力端子27が“L"であったとすれ
ば、強弱はともかくＰチャネルトランジスタ3,4はとも
にオン状態であるため、ラッチ回路の内部ノード17,18
は“H"となる。しかし、差動アンプ回路の非反転出力端
子28が“M"、反転出力端子27が“H"であったとすれば、
Ｐチャネルトランジスタ４はオン状態であるがＰチャネ
ルトランジスタ３はオフ状態となるため、ラッチ回路の
内部ノード18は“H"と決定されるが内部ノード17はハイ
インピーダンスとなり前の状態のラッチデータが保持さ
れる。ただし、この状態のままでクロック信号のみが
“L"になった場合は、内部ノード17に保持されている前
のラッチ状態のデータにかかわらず非反転出力端子14は
“H"、反転出力端子15“L"になるため問題はない。とこ
ろが、クロック信号が“H"から“L"に変わる直前に差動
アンプ回路の反転出力端子27も“H"から“L"に変化した
場合には、ラッチ回路の出力は内部ノード17に保持され
ている前のラッチ状態のデータに影響を受けるため特定
条件のもとで誤動作を引き起こす。つまり、内部ノード
17に前のラッチ状態のデータ“L"が保持されている状態
で、クロック信号が“H"から“L"に変わる直前に差動ア
ンプ回路の反転出力端子27が“H"から“L"に変化した場
合には、内部ノード17に保持されている“L"が影響し
て、本来、非反転出力端子14は“L"、反転出力端子15は
“H"と出力されなければならないところが、非反転出力
端子14は“H"、反転出力端子15は“L"出力という誤動作
状態になる。これは、本来、差動アンプ回路の反転出力
端子27が“H"から“L"に変化してＰチャネルトランジス
タ３がオンすることにより内部ノード17の電荷が“L"か
ら“H"へ変化すべきところが、Ｐチャネルトランジスタ
３のオン動作の遅延時間の存在やオン状態が弱いため
に、クロック信号が変化するタイミングにおいて内部ノ
ード17の寄生容量への充放電が未だ不十分で、内部ノー
ド17と18との間に電位差が存在するからである。

このように従来例におけるラッチ回路では、特定条件の
もとで誤動作を引き起こしたため、並列型A/D変換器の
ように変化している信号を高速に変換する用途では不都
合が生じていた。

課題を解決するための手段 以上の問題点を解決するために本発明によるラッチ回路
は、第1,第２のトランジスタのゲート端子とドレイン端
子とを交互に接続し、かつ、第3,第４のトランジスタの
ゲート端子とドレイン端子とを交互に接続し、前記第1,
第２のトランジスタのソース端子・ドレイン端子と並列
にそれぞれ第5,第６のトランジスタのソース端子・ドレ
イン端子を接続し、前記第5,第６のトランジスタのゲー
ト端子をそれぞれ反転信号入力端子及び非反転信号入力
端子と成し、前記第3,第４のトランジスタのソース端子
・ドレイン端子と並列にそれぞれ第7,第８のトランジス
タのソース端子・ドレイン端子を接続し、前記第１と第
３のトランジスタのドレイン端子の間に第９のトランジ
スタを直列に挿入し、かつ、前記第２と第４のトランジ
スタのドレイン端子の間に第10のトランジスタを直列に
挿入し、さらに、前記第1,第２のトランジスタのソース
端子・ドレイン端子と並列にそれぞれ第11,第12のトラ
ンジスタのソース端子・ドレイン端子を接続し、前記第
7,第8,第9,第10のトランジスタのゲート端子を正相クロ
ック入力端子と成し、前記第11,第12のトランジスタの
ゲート端子を逆相クロック入力端子と成した構成を有し
ている。

作用 本発明の構成によるラッチ回路は、いかなる入力タイミ
ングにおいても誤動作をしないため、本発明の構成によ
るラッチ回路を、A/D変換器特に並列型A/D変換器に採用
した場合、入力信号が高速に変化する場合であっても常
に正しい変換を行うことができるという作用を有する。

実施例 以下、本発明の一実施例について図面を参照しながら説
明する。第１図は本発明の一実施例による差動型ラッチ
回路の回路図である。第１図の差動型ラッチ回路は、Ｐ
チャネルトランジスタ１〜6,29,30及びＮチャネルトラ
ンジスタ７〜10により構成されている。Ｐチャネルトラ
ンジスタ1,2のゲート端子とドレイン端子とは交互に接
続されており、かつ、Ｎチャネルトランジスタ7,8のゲ
ート端子とドレイン端子とは交互に接続されている。ま
た、Ｐチャネルトランジスタ1,2のソース端子・ドレイ
ン端子と並列にそれぞれＰチャネルトランジスタ3,4の
ソース端子・ドレイン端子を接続し、Ｐチャネルトラン
ジスタ3,4のゲート端子をそれぞれ反転信号入力端子11
及び非反転信号入力端子12と成しており、Ｎチャネルト
ランジスタ7,8のソース端子・ドレイン端子と並列にそ
れぞれＮチャネルトランジスタ9,10のソース端子・ドレ
イン端子を接続している。そして、Ｐチャネルトランジ
スタ１とＮチャネルトランジスタ７のドレイン端子の間
にＰチャネルトランジスタ５を直列に挿入し、かつ、Ｐ
チャネルトランジスタ２とＮチャネルトランジスタ８の
ドレイン端子の間にＰチャネルトランジスタ６を直列に
挿入し、さらに、Ｐチャネルトランジスタ1,2のソース
端子・ドレイン端子と並列にそれぞれＰチャネルトラン
ジスタ29,30のソース端子・ドレイン端子を接続し、Ｐ
チャネルトランジスタ5,6とＮチャネルトランジスタ9,1
0のゲート端子どうしを接続して正相クロック入力端子1
3と成し、Ｐチャネルトランジスタ29,30のゲート端子ど
うしを接続して逆相クロック入力端子31を成している。
また、Ｐチャネルトランジスタ５とＮチャネルトランジ
スタ7,9のドレイン端子どうしの接続点は、非反転出力
端子14と接続され、Ｐチャネルトランジスタ６とＮチャ
ネルトランジスタ8,10のドレイン端子どうしの接続点
は、反転出力端子15と接続されている。なお、端子16は
電源端子である。

次に、第１図に示す差動型ラッチ回路の動作について説
明する。基本的な動作は第２図に示した従来例の場合と
大差ない。ただし、本発明におけるラッチ回路では、ク
ロック端子及びクロック信号は特に正相クロック端子及
び正相クロック信号と表し、従来例にはなかった逆相ク
ロック端子及び逆相クロック信号と区別する。まず、正
相クロック入力端子13に加わっている正相クロック信号
が“H"のときを考える。このとき逆相クロック入力端子
31に加わっている逆相クロック信号は“L"である。この
場合は、Ｐチャネルトランジスタ5,6がオフであり、Ｎ
チャネルトランジスタ9,10、Ｐチャネルトランジスタ2
9,30はオンになる。この結果、非反転出力端子14及び反
転出力端子15がともに“L"出力となるのは従来例と同様
であるが、内部ノード17,18についても電位が“H"と決
定される。次に、正相クロック信号が“L"のときを考え
る。このとき逆相クロック信号は“H"である。この場合
は、Ｐチャネルトランジスタ5,6がオンであり、Ｎチャ
ネルトランジスタ9,10、Ｐチャネルトランジスタ29,30
はオフになる。そして、非反転出力端子14及び反転出力
端子15の出力は、反転信号入力端子11及び非反転信号入
力端子12に加わっている信号電圧に応じた出力がなされ
る。しかも、本発明によるラッチ回路は、スタンバイ状
態においてＰチャネルトランジスタ29,30がオンするこ
とにより、内部ノード17,18がハイインピーダンスでは
なく、“H"状態に決まるため、いかなる条件であっても
従来例のような誤動作を引き起こすことはない。

なお、本発明の場合逆相クロックは正相クロックに対し
て必ずしも厳密な逆相になっていなくともよく、少なく
とも本発明の目的を達成するため、第１図においてスタ
ンバイ状態にあるラッチ回路のＰチャネルトランジスタ
29,30を一度オンさせて内部ノード17,18の電位がハイイ
ンピーダンス状態による不安定要素の発生から、内部ノ
ード17,18の電位を“H"状態に決定することにより取り
除くことができればよい。また、本実施例によるラッチ
回路は、Ｐチャネルトランジスタを信号入力とする例を
示したが、ＮチャネルトランジスタとＰチャネルトラン
ジスタとが入れ替わった回路であっても、本発明が適用
できることは言うまでもない。

発明の効果 以上、図面を用いて説明したように、本発明によるラッ
チ回路は、いかなる入力タイミングにおいても内部ノー
ドのハイインピーダンス状態に起因する誤動作は発生し
ないような回路構成としたため、本発明によるラッチ回
路を、A/D変換器特に並列型A/D変換器に採用した場合、
誤変換のない高速変換が可能な優れたA/D変換器の実現
を容易にするという効果を有する。

【図面の簡単な説明】

第１図は本発明の一実施例によるラッチ回路を示す回路
図、第２図は従来例によるラッチ回路を示す回路図、第
３図は説明のための差動アンプ回路を示す回路図であ
る。 １〜6,21,22,29,30……Ｐチャネルトランジスタ、７〜1
0,19,20,24……Ｎチャネルトランジスタ、11……反転信
号入力端子、12……非反転信号入力端子、13……正相ク
ロック入力端子、14,28……非反転信号出力端子、15,27
……反転信号出力端子、16……電源端子、17,18……ラ
ッチ回路の内部ノード、23……バイアス電圧入力端子、
25……信号電圧入力端子、26……基準電圧入力端子、31
……逆相クロック入力端子。

Claims (1)

【特許請求の範囲】
1. 【請求項１】第1,第２のトランジスタのゲート端子とド
   レイン端子とを交互に接続し、かつ、第3,第４のトラン
   ジスタのゲート端子とドレイン端子とを交互に接続し、
   前記第1,第２のトランジスタのソース端子・ドレイン端
   子と並列にそれぞれ第5,第６のトランジスタのソース端
   子・ドレイン端子を接続し、前記第5,第６のトランジス
   タのゲート端子をそれぞれ反転信号入力端子及び非反転
   信号入力端子と成し、前記第3,第４のトランジスタのソ
   ース端子・ドレイン端子と並列にそれぞれ第7,第８のト
   ランジスタのソース端子・ドレイン端子を接続し、前記
   第１と第３のトランジスタのドレイン端子の間に第９の
   トランジスタを直列に挿入し、かつ、前記第２と第４の
   トランジスタのドレイン端子の間に第10のトランジスタ
   を直列に挿入し、さらに、前記第1,第２のトランジスタ
   のソース端子・ドレイン端子と並列にそれぞれ第11,第1
   2のトランジスタのソース端子・ドレイン端子を接続
   し、前記第7,第8,第9,第10のトランジスタのゲート端子
   を正相クロック入力端子と成し、前記第11,第12のトラ
   ンジスタのゲート端子を逆相クロック入力端子と成した
   ことを特徴とするラッチ回路。