JPS6184871A - 半導体装置 - Google Patents
半導体装置Info
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- JPS6184871A JPS6184871A JP59206241A JP20624184A JPS6184871A JP S6184871 A JPS6184871 A JP S6184871A JP 59206241 A JP59206241 A JP 59206241A JP 20624184 A JP20624184 A JP 20624184A JP S6184871 A JPS6184871 A JP S6184871A
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- semiconductor
- layer
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- semiconductor device
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
- H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having two-dimensional [2D] charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
- H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
- H10D30/473—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having confinement of carriers by multiple heterojunctions, e.g. quantum well HEMT
Landscapes
- Bipolar Transistors (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、超高速のトランジスタに係り、特に高集積に
好適な、高負荷駆動能力を有する新型トランジスタに関
する。
好適な、高負荷駆動能力を有する新型トランジスタに関
する。
従来、Ｓｉ基板上に高集積化が実現されているトランジ
スタとしては、その動作原理からみて、バイポーラトラ
ンジスタとＭ ＯＳ （Ｍｅｔａｌ−Ｏｘｉｄｅ−５ｅ
ｍｉｃｏｎｄｕｃｔｏｒ ）型電界効果トランジスタ［
ＭＯＳＦＥＴ）の２つが代表的なものであった。バイポ
ーラトランジスタが少数キャリアの拡散及びドリフトと
いう物理現象を用いる縦型デバイスとすれば、電界効果
トランジスタは、多数キャリアの電界による駆動を用い
る横型デバイスである。
スタとしては、その動作原理からみて、バイポーラトラ
ンジスタとＭ ＯＳ （Ｍｅｔａｌ−Ｏｘｉｄｅ−５ｅ
ｍｉｃｏｎｄｕｃｔｏｒ ）型電界効果トランジスタ［
ＭＯＳＦＥＴ）の２つが代表的なものであった。バイポ
ーラトランジスタが少数キャリアの拡散及びドリフトと
いう物理現象を用いる縦型デバイスとすれば、電界効果
トランジスタは、多数キャリアの電界による駆動を用い
る横型デバイスである。
近年、Ｓｉの物理常数のもつ限界のために、トランジス
タ動作の本質的機構は変えることなしに、ガリウム−砒
素（ＧａＡｓ）を中心とした化合物半暮体を用いた超高
速デバイスが開発されつつある。
タ動作の本質的機構は変えることなしに、ガリウム−砒
素（ＧａＡｓ）を中心とした化合物半暮体を用いた超高
速デバイスが開発されつつある。
その中で、ヘテロ接合を用いたトランジスタとしては、
ヘテロバイポーラトランジスタ〔例えば特開昭４９−４
３５８３をみよ〕と選択ドープヘテロ接合型電界効果ト
ランジスタ（例えば、特開昭５５−１３２０７４）があ
げられる。動作原理の点からみると後者のトランジスタ
はＭＯＳ型ＦＥＴとほとんど同じである。ところで、こ
の様な化合物を用いたトランジスタにおいては、トラン
ジスタ動作の本質的部分はＳｉを用いたデバイスと変っ
ていないために、バイポーラトランジスタ、電界効果ト
ランジスタ（以下ＦＥＴと呼ぶ）の各々固有な欠点は解
決されないでいる。
ヘテロバイポーラトランジスタ〔例えば特開昭４９−４
３５８３をみよ〕と選択ドープヘテロ接合型電界効果ト
ランジスタ（例えば、特開昭５５−１３２０７４）があ
げられる。動作原理の点からみると後者のトランジスタ
はＭＯＳ型ＦＥＴとほとんど同じである。ところで、こ
の様な化合物を用いたトランジスタにおいては、トラン
ジスタ動作の本質的部分はＳｉを用いたデバイスと変っ
ていないために、バイポーラトランジスタ、電界効果ト
ランジスタ（以下ＦＥＴと呼ぶ）の各々固有な欠点は解
決されないでいる。
即ち、ヘテロバイポーラトランジスタの場合には、アイ
ソレーション領域の確保のために、集積度がＦＥＴに比
べて上がらないという欠点がある。
ソレーション領域の確保のために、集積度がＦＥＴに比
べて上がらないという欠点がある。
又、バイポーラトランジスタの場合にはベース層厚は、
動作原理上の制限のために、薄くするには下限が存在す
る。
動作原理上の制限のために、薄くするには下限が存在す
る。
一方、電界効果トランジスタの場合には高集積には好適
だが共通する欠点としては、電流を大きく取り出せない
という問題が生じていた。
だが共通する欠点としては、電流を大きく取り出せない
という問題が生じていた。
本発明の目的は、高集積化に適し、二次元状担体を担体
の存在する面に対して垂直方向に流すことを特徴とする
新原理に基づく超高速トランジスタを提供することにあ
る。
の存在する面に対して垂直方向に流すことを特徴とする
新原理に基づく超高速トランジスタを提供することにあ
る。
第１図に従来の、選択ドープヘトロ接合型ＦＩＥＴの動
作原理を説明するためのエネルギーバンド構造を示す、
同様にＦＥＴの断面構造を第２図に示す６半絶縁性Ｇ
ａＡ ｓ基板１０上に通常分子線エピタキシー（ＭＢＥ
）法を用いて１μｍ程度の故意には不純物を含ませない
Ｇ ａ Ａ ｓ層１１ （通常ＭＢＥでは不純物濃度１
０１ｓｃｍ−’以下の弱いρ−型になっている）を成長
させる。次に、Ｓｉを１Ｘｌｏ”ｃｍ−’程度含むＡ
Ｑ ＸＧａ、−、Ａｓ （ｘ−０，３）層１２を５００
人程変成長させる。その後ソース・ドレイン電極２１，
２２．およびゲート電極１３を形成する。
作原理を説明するためのエネルギーバンド構造を示す、
同様にＦＥＴの断面構造を第２図に示す６半絶縁性Ｇ
ａＡ ｓ基板１０上に通常分子線エピタキシー（ＭＢＥ
）法を用いて１μｍ程度の故意には不純物を含ませない
Ｇ ａ Ａ ｓ層１１ （通常ＭＢＥでは不純物濃度１
０１ｓｃｍ−’以下の弱いρ−型になっている）を成長
させる。次に、Ｓｉを１Ｘｌｏ”ｃｍ−’程度含むＡ
Ｑ ＸＧａ、−、Ａｓ （ｘ−０，３）層１２を５００
人程変成長させる。その後ソース・ドレイン電極２１，
２２．およびゲート電極１３を形成する。
ゲート電極直下のエネルギーバンド図を示したのが第１
図である。ドーピングされたＳ１原子を１４に示し、シ
ョットキー接合による空乏層を１６に示す。Ａ Ｑ Ｇ
ａＡｓとＧａＡｓは結晶格子が同一種類であり格子定数
が非常に近いために、ヘテロ接合界面での界面準位の数
は非常に小さいと考えられる。ＧａＡｓはＡ Ｑ ＸＧ
ａ１−、Ａｓ（ｘ 〜０ 、３ ）に比べて電子親和力
が大きいためにヘテロ接合界面には電子親和力の差にも
とづくポテンシャル障壁が生じ、２次元状の担体１５が
形成される。
図である。ドーピングされたＳ１原子を１４に示し、シ
ョットキー接合による空乏層を１６に示す。Ａ Ｑ Ｇ
ａＡｓとＧａＡｓは結晶格子が同一種類であり格子定数
が非常に近いために、ヘテロ接合界面での界面準位の数
は非常に小さいと考えられる。ＧａＡｓはＡ Ｑ ＸＧ
ａ１−、Ａｓ（ｘ 〜０ 、３ ）に比べて電子親和力
が大きいためにヘテロ接合界面には電子親和力の差にも
とづくポテンシャル障壁が生じ、２次元状の担体１５が
形成される。
従来のＦＥＴにはこの２次元担体を、ヘテロ接合界面に
沿って流すことに特徴があり、そのため電流を大きく取
れないのであった。
沿って流すことに特徴があり、そのため電流を大きく取
れないのであった。
本発明は第１図に示すヘテロ接合界面に存在する、２次
元状担体１５をＧａＡｓＭ１１側に取り出し、即ち、ヘ
テロ接合界面に垂直方向に電流として取り出し、ゲート
電圧により、２次元状担体の生成消滅を制御することで
、電流の大きさを変調させてトランジスタ動作を行なう
ことを特徴とする新しいトランジスタ原理を導入するこ
とで、従来の、選択ドープヘテロ接合型ＦＥＴや、ヘテ
ロバイポーラトランジスタの持っていた欠点を克服する
ものである。
元状担体１５をＧａＡｓＭ１１側に取り出し、即ち、ヘ
テロ接合界面に垂直方向に電流として取り出し、ゲート
電圧により、２次元状担体の生成消滅を制御することで
、電流の大きさを変調させてトランジスタ動作を行なう
ことを特徴とする新しいトランジスタ原理を導入するこ
とで、従来の、選択ドープヘテロ接合型ＦＥＴや、ヘテ
ロバイポーラトランジスタの持っていた欠点を克服する
ものである。
以下、本発明の新型トランジスタの動作原理を、Ｇ ａ
Ａ ｓとＡ Ｑ 、Ｇａｔ−、Ａｓのヘテロ接合を用
いて作成した本発明のトランジスタについて、素子断面
図〔第３図〕とエネルギーバンド図〔第４図〕を用いて
説明する。その後、外部電位を加えた場合の動作特性に
ついて説明する。
Ａ ｓとＡ Ｑ 、Ｇａｔ−、Ａｓのヘテロ接合を用
いて作成した本発明のトランジスタについて、素子断面
図〔第３図〕とエネルギーバンド図〔第４図〕を用いて
説明する。その後、外部電位を加えた場合の動作特性に
ついて説明する。
第３図に示す様に、所定の半導体基板ｌｏ中に選択的に
形成されたｎ型層１８上に２０人がら１０００人程度０
ｐ型層 Ｑ −Ｇａｚ −ｗ＝Ａｓ層１００を形成する
。このＰ型層は不純物を故意にはドープしない濃度（ｎ
−型、ｐ−型にかかわらず１０１ｓｃ、−３程度のドー
ピングレベル）のアンドープ層でもよい。
形成されたｎ型層１８上に２０人がら１０００人程度０
ｐ型層 Ｑ −Ｇａｚ −ｗ＝Ａｓ層１００を形成する
。このＰ型層は不純物を故意にはドープしない濃度（ｎ
−型、ｐ−型にかかわらず１０１ｓｃ、−３程度のドー
ピングレベル）のアンドープ層でもよい。
更にＡ Ｑ ｔＧａｌ−ｗＡｓ層Ｃｘ 〜０．３）１０
０上に５０人から５００人程変成アンドープＧ ａ Ａ
ｓ層１７を形成後、更に３００人から１０００人程度
０ｐ型層 Ｑ 、Ｇａ１−、Ａｓ （ｘ 〜０ 、３程
度）層１２を作成する。電子親和力の差のためにＡ ｎ
ｍＧａ１−、Ａｓ層中の自由電子はアンドープＧ ａ
Ａ ｓ層１７側のヘテロ接合界面に蓄積し、二次元状
の電子ガス層１５を形成している。第４図にこの状態を
示すバンド構造図を示す。第３図と同一部位は同一符号
で示しである。
０上に５０人から５００人程変成アンドープＧ ａ Ａ
ｓ層１７を形成後、更に３００人から１０００人程度
０ｐ型層 Ｑ 、Ｇａ１−、Ａｓ （ｘ 〜０ 、３程
度）層１２を作成する。電子親和力の差のためにＡ ｎ
ｍＧａ１−、Ａｓ層中の自由電子はアンドープＧ ａ
Ａ ｓ層１７側のヘテロ接合界面に蓄積し、二次元状
の電子ガス層１５を形成している。第４図にこの状態を
示すバンド構造図を示す。第３図と同一部位は同一符号
で示しである。
本発明のトランジスタは、二次元状担体１５とオーミッ
ク接触をするソース電極２９と、この担体１５を生成消
滅させるゲート制御１！！極３０とを有して、この制御
電極３０及び二次元状担体１５の直下に位置する第３の
半導体層１８〔今の場合には、厚み３０００人程度０ｎ
”ＧａＡｓ層〕とそれにオーミック接触するドレイン電
極３１を基本構造とする。
ク接触をするソース電極２９と、この担体１５を生成消
滅させるゲート制御１！！極３０とを有して、この制御
電極３０及び二次元状担体１５の直下に位置する第３の
半導体層１８〔今の場合には、厚み３０００人程度０ｎ
”ＧａＡｓ層〕とそれにオーミック接触するドレイン電
極３１を基本構造とする。
トランジスタ動作の本質的な点は、二次元状担体１５を
垂直下方のｎ０層１８に電流として取り出し、ゲート電
極３ｏに外部電位を印加することで、二次元状担体濃度
を変化させることで、垂直方向の電流を制御しトランジ
スタ動作させる点である。゛電子親和力の小さい半導体
層１ｏＯをソウスした最大の理由は二次元状担体１５を
ヘテロ界面に有効に閉じこめるためである。
垂直下方のｎ０層１８に電流として取り出し、ゲート電
極３ｏに外部電位を印加することで、二次元状担体濃度
を変化させることで、垂直方向の電流を制御しトランジ
スタ動作させる点である。゛電子親和力の小さい半導体
層１ｏＯをソウスした最大の理由は二次元状担体１５を
ヘテロ界面に有効に閉じこめるためである。
外部電位を加えてない場合のゲート電極直下のエネルギ
ーバンド図を第４図に示している。Ｅ。
ーバンド図を第４図に示している。Ｅ。
はフェルミエネルギーの位置を示し、φ、、はゲート電
極金属３０とＡ Ｑ 、Ｇａ□−、Ａｓ層１２とのジョ
ツキ−ポテンシャルを表ｔｌＬ、、フェルミレベルのピ
ンニングという現象のために、φ１．の値は、ゲート電
圧の値に係わらずほとんど変化しないと考えられている
６ゲート電極下の空乏層中のイオン化したドナーイオン
を１６で示す。
極金属３０とＡ Ｑ 、Ｇａ□−、Ａｓ層１２とのジョ
ツキ−ポテンシャルを表ｔｌＬ、、フェルミレベルのピ
ンニングという現象のために、φ１．の値は、ゲート電
圧の値に係わらずほとんど変化しないと考えられている
６ゲート電極下の空乏層中のイオン化したドナーイオン
を１６で示す。
以下外部電位を加えた場合のトランジスタ動作を第５図
（ａ） 、（ｂ）、（ｃ）第６図に示すエネルギーバン
ド図を用いて、トランジスタ動作を更に詳しく説明する
。ソース電極を接地し、ソースとドレインを同電位にし
、ソースＷＬ極に対して、正のゲート電位ｖ０を加えた
時のエネルギーバンド図を第５図（ａ）に示す。第５図
（ａ）では。
（ａ） 、（ｂ）、（ｃ）第６図に示すエネルギーバン
ド図を用いて、トランジスタ動作を更に詳しく説明する
。ソース電極を接地し、ソースとドレインを同電位にし
、ソースＷＬ極に対して、正のゲート電位ｖ０を加えた
時のエネルギーバンド図を第５図（ａ）に示す。第５図
（ａ）では。
ある正のゲート電圧ｖ０の値に応じた濃度の二次元状担
体１５が生じている。ソースとドレインが同電位である
のでこの場合、ソース・ドレイン電流は流れない。ｖ０
＝０で、実質的に二次元状担体が存在する場合をデプレ
ション型（Ｄ型）、ある正のゲート電位を加えた後、初
めて二次元状担体１５を誘起せしむる場合をエンハンス
メント型（Ｅ型）と呼ぶのは、通常のＦＥＴと同様であ
る。
体１５が生じている。ソースとドレインが同電位である
のでこの場合、ソース・ドレイン電流は流れない。ｖ０
＝０で、実質的に二次元状担体が存在する場合をデプレ
ション型（Ｄ型）、ある正のゲート電位を加えた後、初
めて二次元状担体１５を誘起せしむる場合をエンハンス
メント型（Ｅ型）と呼ぶのは、通常のＦＥＴと同様であ
る。
又、Ｅ型、Ｄ型の閾値電位は（１）、（ｎ）。
（ｍ） 、 （ＴＶ）の各々の半導体層の不純物濃度
。
。
膜厚により決定される。以後（ＴＩ） 、 （Ｉｌｌ
）の層を通過層と呼ぶ。
）の層を通過層と呼ぶ。
次に第５図（ａ）の状態に加えて、ソース電位に対し、
正のドレイン電圧ＶＤを加えた場合〔第５図（ｂ）〕と
負のドレイン電圧Ｖ。を加えた場合〔第５図（Ｃ）〕の
エネルギーバンド図を示す。
正のドレイン電圧ＶＤを加えた場合〔第５図（ｂ）〕と
負のドレイン電圧Ｖ。を加えた場合〔第５図（Ｃ）〕の
エネルギーバンド図を示す。
二次元状担体１５と（ＴＶ）の半導体中の自由電子キャ
リアとは、拡散、ドリフト、トンネルの効果で、ソース
・ドレイン間に電流として取り出せる。
リアとは、拡散、ドリフト、トンネルの効果で、ソース
・ドレイン間に電流として取り出せる。
以上三つの効果のうち、どれが支配的になるかは、主に
（ｎ）と（ｍ）の半導体層のアクセプタ濃度と膜厚によ
り決まる。
（ｎ）と（ｍ）の半導体層のアクセプタ濃度と膜厚によ
り決まる。
次に、負のゲート電位■。を加えて、二次元状担体を消
滅させた場合のエネルギーバンド図を第６図に示す。こ
の場合には、ドレイン電圧ｖＩ、を加えても、実質的に
電流は流れない（但し、太きいｖｏを加えた時のブレイ
クダウン電流は別である）。
滅させた場合のエネルギーバンド図を第６図に示す。こ
の場合には、ドレイン電圧ｖＩ、を加えても、実質的に
電流は流れない（但し、太きいｖｏを加えた時のブレイ
クダウン電流は別である）。
このトランジスタが、多くの電流がとれることを、選択
ドープヘテロ接合型ＦＥＴの場合と比べて概略的に説明
する。ゲート長をＬ ｇ−二次元状担体の通過領域（［
）と（Ｉｌｒ）の厚みをａとすれば、ＬＬｇ／ａ倍だけ
多く電流をとれる。、ａを５００人と見積れば、Ｌｇは
１μｍ程度であるので約２０倍の電流を取ることができ
る。
ドープヘテロ接合型ＦＥＴの場合と比べて概略的に説明
する。ゲート長をＬ ｇ−二次元状担体の通過領域（［
）と（Ｉｌｒ）の厚みをａとすれば、ＬＬｇ／ａ倍だけ
多く電流をとれる。、ａを５００人と見積れば、Ｌｇは
１μｍ程度であるので約２０倍の電流を取ることができ
る。
一方、バイポーラトランジスタと比べた場合の大きな長
所は、アンドープＧａＡｓＭ１７とＡ Ｑ 、Ｇａ、−
、Ａｓ層１００の膜厚は、二次元状担体の厚みより大き
ければ、トランジスタ動作をする点で、ベース層の層厚
にかかる制限が大幅に緩和される。
所は、アンドープＧａＡｓＭ１７とＡ Ｑ 、Ｇａ、−
、Ａｓ層１００の膜厚は、二次元状担体の厚みより大き
ければ、トランジスタ動作をする点で、ベース層の層厚
にかかる制限が大幅に緩和される。
このトランジスタの記号を第７図（ａ）に示す９３０は
ゲート電極端子、２９はソース電極端子、３１はトレイ
ン電極端子である。ｆ５５図、第６図で説明したトラン
ジスタ動作は、第７図（ｂ）のソース電極接地の場合で
ある。第７図（ｃ）の嗜にドレイン電極を接続して作る
ことも当然可能である。
ゲート電極端子、２９はソース電極端子、３１はトレイ
ン電極端子である。ｆ５５図、第６図で説明したトラン
ジスタ動作は、第７図（ｂ）のソース電極接地の場合で
ある。第７図（ｃ）の嗜にドレイン電極を接続して作る
ことも当然可能である。
以上の本発明トランジスタ動作の説明では、ヘテロ接合
界面に蓄積する二次元状担体は電子であった。本発明の
トランジスタは、ヘテロ接合の材料を選ぶことで、二次
元状の正孔を利用して、本発明、のトランジスタを作成
することも可能である。
界面に蓄積する二次元状担体は電子であった。本発明の
トランジスタは、ヘテロ接合の材料を選ぶことで、二次
元状の正孔を利用して、本発明、のトランジスタを作成
することも可能である。
第８図にＰ型ＧａＡｓ、 −、Ｐ、層７２とアンドープ
Ｇ ａ Ａ ｓ層７７及びＤ型もしくはアンドープＧａ
Ａｓ１−ｙＰｙ層１０１− ｐ型ＧａＡｓ層７８からな
る四層構造で、ＧａＡｓ１− 、Ｐ−、層７２にショッ
トキー接合を配している場合のエネルギーバンド図を示
している。ソース・ドレイン電極が、ｎ型半導体ではな
く、ｐ型半導体に対してとられている点は異なるが、二
次元状正孔を用いて、本発明のトランジスタを作ること
ができる。
Ｇ ａ Ａ ｓ層７７及びＤ型もしくはアンドープＧａ
Ａｓ１−ｙＰｙ層１０１− ｐ型ＧａＡｓ層７８からな
る四層構造で、ＧａＡｓ１− 、Ｐ−、層７２にショッ
トキー接合を配している場合のエネルギーバンド図を示
している。ソース・ドレイン電極が、ｎ型半導体ではな
く、ｐ型半導体に対してとられている点は異なるが、二
次元状正孔を用いて、本発明のトランジスタを作ること
ができる。
本発明のトランジスタ動作を説明するために用いたゲー
ト構造は全てＭｅｔａｌ −Ｓｅｍ１ｃａｎｄｕｃｔｏ
ｒのショットキーゲートであったが、上記のトランジス
タ動作の説明から明らかな様に、これは本質的なもので
はない。様々な目的に応じて（ｉ）ＭＩＳ（Ｍｅｔａｌ
−Ｉｎ５ｕｌａｔｅｒ −Ｓｅ＋ｎ１ｃｏｎｄｕｃｔ
ｏｒ）型ゲート構造、（ｉｉ）ｐ−ｎ接合を用いたＪｕ
ｎｃｔｉｏｎ型ゲート、（徂）Ｍｅｔａｌの下に二次元
状キャリア供給層（１）と導伝型を異にする層を設ける
構造等を利用することができる。
ト構造は全てＭｅｔａｌ −Ｓｅｍ１ｃａｎｄｕｃｔｏ
ｒのショットキーゲートであったが、上記のトランジス
タ動作の説明から明らかな様に、これは本質的なもので
はない。様々な目的に応じて（ｉ）ＭＩＳ（Ｍｅｔａｌ
−Ｉｎ５ｕｌａｔｅｒ −Ｓｅ＋ｎ１ｃｏｎｄｕｃｔ
ｏｒ）型ゲート構造、（ｉｉ）ｐ−ｎ接合を用いたＪｕ
ｎｃｔｉｏｎ型ゲート、（徂）Ｍｅｔａｌの下に二次元
状キャリア供給層（１）と導伝型を異にする層を設ける
構造等を利用することができる。
以下、本発明の実施例を通して、更に詳しく本発明を説
明する。
明する。
実施例１
第９図（ａ）〜（ｄ）に二次元電子ガスを用いた場合の
主要工程を示す。
主要工程を示す。
半絶縁性Ｇ ａ Ａ ｓ基板１０に厚さ５００人のＳｉ
ｏ、膜４０をＣＶＤ法を用いて蒸着させ、ドレイン領域
形成のために選択的な化学エツチングをする。このＳ
ｉ Ｏｚ ＩＥＪをマスクとしてＳｉイオンビーム４５
を、１００ｋＶの加速電圧で、２ＸＩＯ”Ｃ＋＋１２の
ドーズ量でイオン注入し、不純物領域１８を形成した。
ｏ、膜４０をＣＶＤ法を用いて蒸着させ、ドレイン領域
形成のために選択的な化学エツチングをする。このＳ
ｉ Ｏｚ ＩＥＪをマスクとしてＳｉイオンビーム４５
を、１００ｋＶの加速電圧で、２ＸＩＯ”Ｃ＋＋１２の
ドーズ量でイオン注入し、不純物領域１８を形成した。
この場合、加速電圧としては２０ｋＶから１５０ｋＶの
範囲で、又、ドーズ量は０ 、５ Ｘ １０１３ｃｍ”
から５ Ｘ １０”ａ＃の範囲でイオン注入を行なって
いる。ＳｉＯ２膜を全体に５０００八ＣＶＤで蒸着させ
、８２０℃３０分間のアニールを行ない注入５ｉＪＦＸ
子を活性化した〔第９図（ａ）〕。
範囲で、又、ドーズ量は０ 、５ Ｘ １０１３ｃｍ”
から５ Ｘ １０”ａ＃の範囲でイオン注入を行なって
いる。ＳｉＯ２膜を全体に５０００八ＣＶＤで蒸着させ
、８２０℃３０分間のアニールを行ない注入５ｉＪＦＸ
子を活性化した〔第９図（ａ）〕。
次に、Ｓｉｏ、膜を化学エツチングで取り除いた後１分
子線エピタキシー（ＭＢＥ）法を用いて、１０−”ｔｏ
ｒｒの真空中で、基板温度６８０℃で、Ｇ ａ Ａ ｓ
層１００を３００人成長させた。その時、ＡＱ混晶比又
は０．３で、不純物は故意にはドープしなかった。閾値
電圧調整のためにｐ型にドープする場合もある。その時
の典型的なドーピングレベルは、Ｚｎ原子をアクセプタ
として３Ｘ１０”ｃｍ” ３程度である６次にアンドー
プＧ ａ Ａ ｓ層１７を４００人成長させた６アンド
ープＧ ａ Ａ ｓ層１７゜Ａ Ｑ 、Ｇａ、−、Ａｓ
層１００の膜厚はＦＥＴのはま性を左右する重要なデバ
イス設計常数であるので、目的に応じて広い範囲で利用
できる。アンドープＧ ａ Ａ ｓ層１７上に、二次元
電子ガスの供給層であるＡ Ｑ 、Ｇａ１− Ａｓ層１
２を５００人成長させた。
子線エピタキシー（ＭＢＥ）法を用いて、１０−”ｔｏ
ｒｒの真空中で、基板温度６８０℃で、Ｇ ａ Ａ ｓ
層１００を３００人成長させた。その時、ＡＱ混晶比又
は０．３で、不純物は故意にはドープしなかった。閾値
電圧調整のためにｐ型にドープする場合もある。その時
の典型的なドーピングレベルは、Ｚｎ原子をアクセプタ
として３Ｘ１０”ｃｍ” ３程度である６次にアンドー
プＧ ａ Ａ ｓ層１７を４００人成長させた６アンド
ープＧ ａ Ａ ｓ層１７゜Ａ Ｑ 、Ｇａ、−、Ａｓ
層１００の膜厚はＦＥＴのはま性を左右する重要なデバ
イス設計常数であるので、目的に応じて広い範囲で利用
できる。アンドープＧ ａ Ａ ｓ層１７上に、二次元
電子ガスの供給層であるＡ Ｑ 、Ｇａ１− Ａｓ層１
２を５００人成長させた。
この時、Ｓｉ原子をドナーとしてドーピングし、１ Ｘ
１０”ｃｍ−’のドナー濃度を得た。
１０”ｃｍ−’のドナー濃度を得た。
次に、ドレイン領域１８にトレイン電極を設置するため
の、Ａ Ｑ 、Ｇａ、−、Ａｓ層１２とｐ型Ｇ ａ Ａ
ｓ層１７の選択的なエツチングを行ない、ドレイン領
域１８層の一部分を露出させた（第９図（ｂ））。
の、Ａ Ｑ 、Ｇａ、−、Ａｓ層１２とｐ型Ｇ ａ Ａ
ｓ層１７の選択的なエツチングを行ない、ドレイン領
域１８層の一部分を露出させた（第９図（ｂ））。
次ニ３０００人＋７）ＳｉＯ２３ｉ３をＣＶＤ法により
蒸着させ、Ｓｉｏ、を選択的に化学エツチングすること
によりソース・ドレイン電極用の窓明けを行なった６そ
の後、ソース・ドレイン金属［ＡｕＧｅ（１０００人）
−Ｎｉ（２００人） −Ａｕ（１１００人）〕 を蒸着
させた（第９図（Ｃ））。その後４５０”Ｃ３分間のア
ロイを行なった。２９がソース電極、３１がドレイン電
極である。
蒸着させ、Ｓｉｏ、を選択的に化学エツチングすること
によりソース・ドレイン電極用の窓明けを行なった６そ
の後、ソース・ドレイン金属［ＡｕＧｅ（１０００人）
−Ｎｉ（２００人） −Ａｕ（１１００人）〕 を蒸着
させた（第９図（Ｃ））。その後４５０”Ｃ３分間のア
ロイを行なった。２９がソース電極、３１がドレイン電
極である。
ここで、ソース電極とドレイン領域１８とがＡ ｕ Ｇ
ｅの拡散によってショートしないことが重要である。
ｅの拡散によってショートしないことが重要である。
今の場合、第９図（ｄ）に示す、ソース領域とドレイン
領域の最近接間距離Ｌ６゜は約１μｍであった。次に、
ドレイン領域１８の真上の領域のＳｉｏ２を取り去り、
Ｔｉ （１０００人）−Ｐ ｔ （２００人） −Ａ
ｕ （１０００人）を蒸着し、ゲート電極３０とした
。今の場合、ソース電極２９とゲートｆ！！極３０との
間隙部分３３のヘテロ接合界面には、二次元状電子ガス
が存在しており、この二次元電子ガスとソース電極２９
はオーミック接触をしている。
領域の最近接間距離Ｌ６゜は約１μｍであった。次に、
ドレイン領域１８の真上の領域のＳｉｏ２を取り去り、
Ｔｉ （１０００人）−Ｐ ｔ （２００人） −Ａ
ｕ （１０００人）を蒸着し、ゲート電極３０とした
。今の場合、ソース電極２９とゲートｆ！！極３０との
間隙部分３３のヘテロ接合界面には、二次元状電子ガス
が存在しており、この二次元電子ガスとソース電極２９
はオーミック接触をしている。
本実施例の場合Ａ、Ｑ、Ｇａｘ−，ＡＳ層１００のＡＱ
ｇ晶比Ｘは０．３ としたが空間的に変化させて用いる
こともできる。即ち基板側でＸ＝Ｏ，Ｏとし連続的にｘ
＝０．３までＡＱ混品比を増加させる。
ｇ晶比Ｘは０．３ としたが空間的に変化させて用いる
こともできる。即ち基板側でＸ＝Ｏ，Ｏとし連続的にｘ
＝０．３までＡＱ混品比を増加させる。
又本実施例の場合、半絶縁性Ｇ ａ Ａ ｓ基板を使っ
たことにより、ソース・トレイン間の距離Ｌ６ｏに加わ
る制限は弱くなり、又ｐ型頭域１７も濃度も１０”ｃｎ
−”程度まで低くすることができる。
たことにより、ソース・トレイン間の距離Ｌ６ｏに加わ
る制限は弱くなり、又ｐ型頭域１７も濃度も１０”ｃｎ
−”程度まで低くすることができる。
本実施例では、ｐ型頭域１７が４００人と薄いために、
１０００人のベース層厚をもつ、同程度のディメンジ
ョンをもつバイポーラトランジスタの４倍程度の高速性
を得た。
１０００人のベース層厚をもつ、同程度のディメンジ
ョンをもつバイポーラトランジスタの４倍程度の高速性
を得た。
実施例２
半絶縁性ＧａＡｓ基板の代りに、Ｚ ｎを５Ｘ１０１７
ｃｍ−’の濃度としてもつｐ型ＧａＡｓ基板上に本発明
のトランジスタを実施した場合を第１０図に示す。
ｃｍ−’の濃度としてもつｐ型ＧａＡｓ基板上に本発明
のトランジスタを実施した場合を第１０図に示す。
半導体基板５０上にｎ＋型領領域１８形成するには、実
施例１と同様にイオン注入法を用いても良いが、ドレイ
ン領域１８上にエピタキシャル成長する結晶性を良くす
るために、Ｓｉ原子の熱拡散を用いてもよい。
施例１と同様にイオン注入法を用いても良いが、ドレイ
ン領域１８上にエピタキシャル成長する結晶性を良くす
るために、Ｓｉ原子の熱拡散を用いてもよい。
これは主に、イオン注入法で［８層を形成するとアニー
ル後の結晶性が悪くなる場合もあるからである。
ル後の結晶性が悪くなる場合もあるからである。
ｐ型ドーパントとしてはＺ ｎの他に［３ｅなども可能
である。
である。
尚、埋込み層１８のｎ型ドーパントとしてはできるだけ
拡散係数の小さいｎ型ドーパントが望ましい。ｐ型の基
板５０を用いる場合にはトランジスタ動作のマージンを
大きくとるために、ソース領域とドレン領域１８から伸
びる空乏層が重ならなくすることが重要である。
拡散係数の小さいｎ型ドーパントが望ましい。ｐ型の基
板５０を用いる場合にはトランジスタ動作のマージンを
大きくとるために、ソース領域とドレン領域１８から伸
びる空乏層が重ならなくすることが重要である。
実施例３
Ｅ型トランジスタとＤ型トランジスタを同一基板に作り
分ける場合の主要工程の例を第１１図に示す。実施例１
と同様の厚みと不純物濃度でドレイン領域１８，１８’
アンドープＡ Ｑ 、Ｇａ１−、Ａｓ（ｘ ” ０
、３ ）層１００．アンドープＧａＡｓ層１７を形成し
ておき、Ｅ型トランジスタのゲート電極が設置される部
分に、約２μｍのフォトレジスト４９に選択的に窓明け
を行ない、Ｂｅイオン４６を加速電圧３０ｋＶドーズ量
Ｉ Ｘ １０１２ａｍ−”の条件でイオン注入した（第
１１図（ａ））、フォトレジストを除去後、 ３０００
人のＳｉＯ２膜をプラズマＣｖＬ：１法により蒸着させ
、８００℃３０分のアニールを行ないＢｅｇ子を活性化
した。この後、実施例１と同様の工程を経て、ドレイン
電極３１゜３１′、ソース電極２９．ゲート３０．３０
’ を形成した〔第１１図（ｂ）〕。Ｅ型トテトランジ
ス３０’ 、Ｄ型トランジスタが３０を各々ゲート電極
に持つ部分である閾値電位の調整は、ドレイン領域１８
．１８’の不純物濃度の調整によっても達成できる。即
ち、イオン注入の例では打ち込みエネルギーとドーズ量
を変えることで閾値も変動する。
分ける場合の主要工程の例を第１１図に示す。実施例１
と同様の厚みと不純物濃度でドレイン領域１８，１８’
アンドープＡ Ｑ 、Ｇａ１−、Ａｓ（ｘ ” ０
、３ ）層１００．アンドープＧａＡｓ層１７を形成し
ておき、Ｅ型トランジスタのゲート電極が設置される部
分に、約２μｍのフォトレジスト４９に選択的に窓明け
を行ない、Ｂｅイオン４６を加速電圧３０ｋＶドーズ量
Ｉ Ｘ １０１２ａｍ−”の条件でイオン注入した（第
１１図（ａ））、フォトレジストを除去後、 ３０００
人のＳｉＯ２膜をプラズマＣｖＬ：１法により蒸着させ
、８００℃３０分のアニールを行ないＢｅｇ子を活性化
した。この後、実施例１と同様の工程を経て、ドレイン
電極３１゜３１′、ソース電極２９．ゲート３０．３０
’ を形成した〔第１１図（ｂ）〕。Ｅ型トテトランジ
ス３０’ 、Ｄ型トランジスタが３０を各々ゲート電極
に持つ部分である閾値電位の調整は、ドレイン領域１８
．１８’の不純物濃度の調整によっても達成できる。即
ち、イオン注入の例では打ち込みエネルギーとドーズ量
を変えることで閾値も変動する。
実施例４
Ｅ型トランジスタとＤ型トランジスタを同一基板に作り
分ける場合の実施例を第１２図（ａ）。
分ける場合の実施例を第１２図（ａ）。
（ｂ）に示す６
実施例１と同様に、半絶縁性ＧａＡｓ基板１０上に、ド
レイン領域１８．１８’ を形成する。次にＺｎを２
Ｘ １０１７ａｎ−”アクセプタ濃度とに含む２００人
のＡ Ｑ 、Ｇａ１−、Ａｓ層（ｘ〜０．４）１００’
を○Ｍ−ＶＰＥ法を用いて形成した。次にアンドープＧ
ａ Ａ ｓ層１７′を３００人形成し更にＳｉを７
Ｘ １０”ｃｍ−”濃度で含むＡ Ｉｌ、 ｘＧａ、−
ｘＡｓ層（ｘ〜０．３）１２’ を４００人だけ成長さ
せ、同じ不純物濃度のＧ ａ Ａ ｓ層３４を２５０人
成長させた（第１２図（ａ））。
レイン領域１８．１８’ を形成する。次にＺｎを２
Ｘ １０１７ａｎ−”アクセプタ濃度とに含む２００人
のＡ Ｑ 、Ｇａ１−、Ａｓ層（ｘ〜０．４）１００’
を○Ｍ−ＶＰＥ法を用いて形成した。次にアンドープＧ
ａ Ａ ｓ層１７′を３００人形成し更にＳｉを７
Ｘ １０”ｃｍ−”濃度で含むＡ Ｉｌ、 ｘＧａ、−
ｘＡｓ層（ｘ〜０．３）１２’ を４００人だけ成長さ
せ、同じ不純物濃度のＧ ａ Ａ ｓ層３４を２５０人
成長させた（第１２図（ａ））。
次に、Ｃ（１，Ｆ２ とＨｅの混合ガスを用いて、Ｅ型
トランジスタのゲート電極部のＧ ａ Ａ ｓ層３４を
選択的にエツチングで取り去りその後ゲート電極３０．
３０’ を形成した。ソース２９．ドレイン３１．３１
’の電極を形成する工程は実施例１と同様である（第１
２図（ｂ））。
トランジスタのゲート電極部のＧ ａ Ａ ｓ層３４を
選択的にエツチングで取り去りその後ゲート電極３０．
３０’ を形成した。ソース２９．ドレイン３１．３１
’の電極を形成する工程は実施例１と同様である（第１
２図（ｂ））。
実施例５
第１３図（ａ）、（ｂ）、（ｃ）に自己整合型の本発明
実施例をＥ型とＤ型と同一基板上に作成する工程例を示
す。
実施例をＥ型とＤ型と同一基板上に作成する工程例を示
す。
実施例１と同様に、半絶縁性Ｇ ａ Ａ ｓ基板１０中
にＳｉのイオン注入法を用いて、ｎ０型半導体層１８ｓ
１８’ を形成する。アニール後、Ｚｎを５Ｘ １０
”ｃｍ−”のアクセプタ不純物濃度としてもつｐ型１！
、Ｇａ、−、Ａｓ （ｘ〜０．３）層１００′を１００
人だけ、有機金属熱分解法［ＯＭ−Ｖ Ｆ Ｅ法］を用
いて成長させた。即ち、（ＣＨ−） ３ Ｇ ａとＡ
ｓ Ｈ。
にＳｉのイオン注入法を用いて、ｎ０型半導体層１８ｓ
１８’ を形成する。アニール後、Ｚｎを５Ｘ １０
”ｃｍ−”のアクセプタ不純物濃度としてもつｐ型１！
、Ｇａ、−、Ａｓ （ｘ〜０．３）層１００′を１００
人だけ、有機金属熱分解法［ＯＭ−Ｖ Ｆ Ｅ法］を用
いて成長させた。即ち、（ＣＨ−） ３ Ｇ ａとＡ
ｓ Ｈ。
のＶ／ｍ比を１５にして、基板温度７００℃で結晶成長
させた。ｐ型ドーパントとしてはジメチル亜鉛（ＣＨａ
） ＝、 Ｚ ｎを用いた。
させた。ｐ型ドーパントとしてはジメチル亜鉛（ＣＨａ
） ＝、 Ｚ ｎを用いた。
次にアンドープＧ ａ Ａ ｓ層１７′を５００人成長
させた。
させた。
次にＳｉを５ Ｘ １０１７ｃｍ＋−３ドープしたＡＱ
、Ｇａ１−ｘＡｓ （ｘ〜０．３）層１２′を６００人
だけ、Ａｓｈ、、 （ＣＩｌｆｆ）１Ｇａｌ （ＣＨ
ｊ）、ＡＲを用い、ＯＭ−ＶＰＥ法で結晶成長させた。
、Ｇａ１−ｘＡｓ （ｘ〜０．３）層１２′を６００人
だけ、Ａｓｈ、、 （ＣＩｌｆｆ）１Ｇａｌ （ＣＨ
ｊ）、ＡＲを用い、ＯＭ−ＶＰＥ法で結晶成長させた。
ドナーＳｉをドープするためにＳｉＨ，ガスを用いた。
次にＤ型トランジスタを作るために、約１．５ μｍの
フォトレジスト４９を用い、選択的な窓明けを行なった
。
フォトレジスト４９を用い、選択的な窓明けを行なった
。
図では、Ｄ型ゲート電極が形成される部分に、フォトレ
ジストの窓が開いている。このフォトレジストをマスク
としてＳｉイオン４７′をイオン注入する。打ち込み条
件は、３０ｋＶの加速電圧で、ドーズ量Ｉ Ｘ １０１
２ｃｍ−”であった（第１３図（ａ））− イオン種としては、Ｓｉより重いＴｅ、Ｓｅ等を用いる
こともある。
ジストの窓が開いている。このフォトレジストをマスク
としてＳｉイオン４７′をイオン注入する。打ち込み条
件は、３０ｋＶの加速電圧で、ドーズ量Ｉ Ｘ １０１
２ｃｍ−”であった（第１３図（ａ））− イオン種としては、Ｓｉより重いＴｅ、Ｓｅ等を用いる
こともある。
ＣＶＤ５ｉ０２膜を３０００人被着０て、７５０℃２０
分間のアニールを行なった後、ドレイン電極を形成する
ために１選択的にｎ型のＡ Ｑ ｘＧａｌ−ｘＡｓＡｓ
層′、ｐ型層ａＡｓＭ！Ｊ １７ ’を化学エツチング
した（第１３図（ｂ））。次にＷシリサイドを３０００
人だけ１０−’ｔｏｒｒの真空蒸着装置を用いて全面に
被着し、ゲート領域３０．３０’ を形成した。次にこ
のゲート電極をマスクとして２９Ｓｉイオン４７をイオ
ン注入した。
分間のアニールを行なった後、ドレイン電極を形成する
ために１選択的にｎ型のＡ Ｑ ｘＧａｌ−ｘＡｓＡｓ
層′、ｐ型層ａＡｓＭ！Ｊ １７ ’を化学エツチング
した（第１３図（ｂ））。次にＷシリサイドを３０００
人だけ１０−’ｔｏｒｒの真空蒸着装置を用いて全面に
被着し、ゲート領域３０．３０’ を形成した。次にこ
のゲート電極をマスクとして２９Ｓｉイオン４７をイオ
ン注入した。
打ち込み条件は加速電圧５０ｋＶ、ドーズ量ＩＸ Ｉ
Ｏ”ｃ＋ｎ−”であった。
Ｏ”ｃ＋ｎ−”であった。
次に、３０００人のＳｉｏ２をＣＶＤ法により全面に被
着して、８００’Ｃ３０分間のアニールを行なった。次
に電極間の分離のためのＳｉｏ、層３３を残して、ソー
ス電極２９とドレイン電極３１，３ ］ ’を、 Ａｕ
Ｇｅ（１２００人）−Ｎｉ（１５０人） −Ａｕ （１
５００人）を用いて形成した〔第１３図（Ｃ）〕。
着して、８００’Ｃ３０分間のアニールを行なった。次
に電極間の分離のためのＳｉｏ、層３３を残して、ソー
ス電極２９とドレイン電極３１，３ ］ ’を、 Ａｕ
Ｇｅ（１２００人）−Ｎｉ（１５０人） −Ａｕ （１
５００人）を用いて形成した〔第１３図（Ｃ）〕。
今の例では、ゲート電極３０をもつトランジスタはＥ型
、ゲート電極３０′をもつトランジスタはＤ型である。
、ゲート電極３０′をもつトランジスタはＤ型である。
本実施例では、Ｄ型トランジスタを、イオン注入法で作
るところに特徴がある。
るところに特徴がある。
又、第１３図（ｂ）で示した様に、ソース電極を形成す
るためにゲート電極をマスクにしてイオン注入した理由
は、ゲート電極３０．３０’下のヘテロ界面での二次元
状電子ガス層とオーミック接触をとるためである。
るためにゲート電極をマスクにしてイオン注入した理由
は、ゲート電極３０．３０’下のヘテロ界面での二次元
状電子ガス層とオーミック接触をとるためである。
又、Ｅ型トランジスタを先に形成する本実施例の場合に
は、ｎ型Ａ Ｑ ｘＧａｘ−ｘＡＢ層１２′は、不純物
を故意にはドープしない弱いｎ型Ａ Ｑ 、Ｇａニーｘ
ＡＳ層を用いてもよい。
は、ｎ型Ａ Ｑ ｘＧａｘ−ｘＡＢ層１２′は、不純物
を故意にはドープしない弱いｎ型Ａ Ｑ 、Ｇａニーｘ
ＡＳ層を用いてもよい。
以上の実施例では＾Ｑ 、Ｇａ、 ＋ 、Ａｓ／ Ｇａ
Ａｓのヘテロ接合を用いた場合を示した。
Ａｓのヘテロ接合を用いた場合を示した。
しかし、二次元状の電子ガスを貯蓄しつる条、件をみた
す他のヘテロ接合で本発明が有効なことは言うまでもな
い。
す他のヘテロ接合で本発明が有効なことは言うまでもな
い。
これらを例示すれば例えば、Ｉｎｐ −ＩｎＧａＡｓＰ
。
。
＾Ｑ 、Ｇａ、−、Ａｓ −Ａ Ｑ ＊ＧａＬ−ｗＡｓ
、 ＧａＡｓ −Ａ Ｑ ＧａＡｓＰ＋ＩｎＰ −Ｉｎ
ＧａＡｓ、 ＴｎＡｓ −ＧａＡｑＳｂ、 Ａ Ｑ 、
Ｇ、−、Ａｓ −Ｇａ。
、 ＧａＡｓ −Ａ Ｑ ＧａＡｓＰ＋ＩｎＰ −Ｉｎ
ＧａＡｓ、 ＴｎＡｓ −ＧａＡｑＳｂ、 Ａ Ｑ 、
Ｇ、−、Ａｓ −Ｇａ。
ＧａＡｓ −Ｇｅ、 ＣｄＴｃ −ＩｎＳｂ、 ＧａＳ
ｂ −ＩｎＡｓ等である。
ｂ −ＩｎＡｓ等である。
実施例６
二次元状正孔を担体として用いた場合の実施例を第１４
図（ａ）、（ｂ）、（Ｃ）に示す、半絶縁性Ｇ ａ Ａ
ｓ基板１０に、ドレイン領域７８を形成するための４
０００人の５ｉＯ２４０を用い、選択的に窓明けを行な
い、Ｚｎの熱拡散を用いて、ドレイン領域７８を形成し
た、Ｚｎの熱拡散は拡散線Ａｓ、Ｚｎをアンプル中に入
れ、アンプルを真空封止した。真空度はＩ Ｘ １０−
’ｔｏｒｒである。その後、拡散温度６５０℃、拡散時
間３０分の条件で拡散を行なった。その後、ウェハをア
ンプルから取り出し、ウェハを洗浄した。次にアンドー
プＧａＰｙＡ−ｔ−ｙ（ｙ〜０．４）層１０１を１００
人成長させひきつづいてアンドープＧ ａ Ａ ｓ層７
７を２５０人成長させた。
図（ａ）、（ｂ）、（Ｃ）に示す、半絶縁性Ｇ ａ Ａ
ｓ基板１０に、ドレイン領域７８を形成するための４
０００人の５ｉＯ２４０を用い、選択的に窓明けを行な
い、Ｚｎの熱拡散を用いて、ドレイン領域７８を形成し
た、Ｚｎの熱拡散は拡散線Ａｓ、Ｚｎをアンプル中に入
れ、アンプルを真空封止した。真空度はＩ Ｘ １０−
’ｔｏｒｒである。その後、拡散温度６５０℃、拡散時
間３０分の条件で拡散を行なった。その後、ウェハをア
ンプルから取り出し、ウェハを洗浄した。次にアンドー
プＧａＰｙＡ−ｔ−ｙ（ｙ〜０．４）層１０１を１００
人成長させひきつづいてアンドープＧ ａ Ａ ｓ層７
７を２５０人成長させた。
次にＺｎをＩ Ｘ Ｉ Ｏ”Ｃｍ−”含む、ＧａＰＪ８
１−ｍ層７２を６００人ＭＢＥ法で結晶成長させた。次
にドレイン金属をｐ型Ｇ ａ Ａ ｓ層７８に接続する
ための化学エツチングを行なった（第１４図（ａ））。
１−ｍ層７２を６００人ＭＢＥ法で結晶成長させた。次
にドレイン金属をｐ型Ｇ ａ Ａ ｓ層７８に接続する
ための化学エツチングを行なった（第１４図（ａ））。
次にソース・ドレイン金属としてＡｕ−Ｚｎ（９９：１
）を１５００人を用い、５００℃１０分間の７０イを行
ないソース電極８９とドレイン電極９１を形成した。次
にＭｏ （１０００人） −ｐ、 ｎ （２０００人）
を用いてゲート電極３０を形成した。
）を１５００人を用い、５００℃１０分間の７０イを行
ないソース電極８９とドレイン電極９１を形成した。次
にＭｏ （１０００人） −ｐ、 ｎ （２０００人）
を用いてゲート電極３０を形成した。
５ｉＯ２３３は電極間の分離のためのスペーサ層である
。ヘテロ接合界面に生じる二次元状正孔７５を形成する
ヘテロ接合としては、ＧａＰえＡｓ１−。
。ヘテロ接合界面に生じる二次元状正孔７５を形成する
ヘテロ接合としては、ＧａＰえＡｓ１−。
の代りにＧｅを用いてもよい。即ち、本発明の主要な点
は、ヘテロ接合界面に二次元状の正孔を貯蓄しうろこと
が重要な点であり、ＧａＰｘＡｓ、−、／ＧａＡｓ。
は、ヘテロ接合界面に二次元状の正孔を貯蓄しうろこと
が重要な点であり、ＧａＰｘＡｓ、−、／ＧａＡｓ。
Ｇｅ／ＧａＡｓ系以外のヘテロ接合でも、二次元状正孔
を蓄積できれば、本発明のトランジスタを構成できる。
を蓄積できれば、本発明のトランジスタを構成できる。
以上実施例１〜６では、素子間分離はメサエッチングで
行なった。エツチング深さは１５００人〜２０００人程
度変成りプレーナー化には支障ない、もちろん酸素原子
などのインプラを用いて素子間分離を行なうこともでき
る。
行なった。エツチング深さは１５００人〜２０００人程
度変成りプレーナー化には支障ない、もちろん酸素原子
などのインプラを用いて素子間分離を行なうこともでき
る。
以上の実施例では、第２．第３の半導体層は全てホモ接
合の場合を示した。しかしこれは必ずしも必要ではなく
、場合によってはヘテロ接合でも良い０例えば、実施例
１では第３の半導体としてＧａＡｓを用いているが、Ｇ
ａＡｓよりも電子親和力の大きい半導体でもよい。この
場合、Ｇ ａ Ａ ｓよりも電子親和力の小さい半導体
を用いても、本発明のトランジスタを実施することがで
きる。
合の場合を示した。しかしこれは必ずしも必要ではなく
、場合によってはヘテロ接合でも良い０例えば、実施例
１では第３の半導体としてＧａＡｓを用いているが、Ｇ
ａＡｓよりも電子親和力の大きい半導体でもよい。この
場合、Ｇ ａ Ａ ｓよりも電子親和力の小さい半導体
を用いても、本発明のトランジスタを実施することがで
きる。
実施例７
実施例１の工程において、埋込みｎ型Ｍ３１８を形成す
るのに、分子線エピタキシー装置にあるイオン注入装置
で埋込み層１８を形成する場合を第１５図に示す。半絶
縁性ＧａＡｓ基板１０上に非常にドーピング濃度の小さ
いｐ−ＧａＡｓ層１０′ （ドーピングレベルは１０１
Ｓ ｃ１’１’）を５００人形成後、微細パターンを
書き込むことのできるＭＢＥ装置内にあるイオン描画装
置を用いて、Ｓｉイオン４５′で埋込みｎ型層１０′を
形成する。この時、Ｓｉ原子のドーズ量は５ Ｘ １０
”Ｃｍ−”で、打込みのエネルギーは１００ｋＶであっ
た。次に、ＭＢＥ装置内で８００℃１５分間のアニール
の後、実施例１（第９図）の１００．１７．１２の各層
を結晶成長させた。その後の工程は実施例１と同様であ
る。
るのに、分子線エピタキシー装置にあるイオン注入装置
で埋込み層１８を形成する場合を第１５図に示す。半絶
縁性ＧａＡｓ基板１０上に非常にドーピング濃度の小さ
いｐ−ＧａＡｓ層１０′ （ドーピングレベルは１０１
Ｓ ｃ１’１’）を５００人形成後、微細パターンを
書き込むことのできるＭＢＥ装置内にあるイオン描画装
置を用いて、Ｓｉイオン４５′で埋込みｎ型層１０′を
形成する。この時、Ｓｉ原子のドーズ量は５ Ｘ １０
”Ｃｍ−”で、打込みのエネルギーは１００ｋＶであっ
た。次に、ＭＢＥ装置内で８００℃１５分間のアニール
の後、実施例１（第９図）の１００．１７．１２の各層
を結晶成長させた。その後の工程は実施例１と同様であ
る。
本発明の重要な点は、ヘテロ接合界面に蓄積する二次元
状電子、あるいは、正孔をヘテロ接合界面に垂直方向に
流すことで、電流を多くとることのできろトランジスタ
を提供する点にある。
状電子、あるいは、正孔をヘテロ接合界面に垂直方向に
流すことで、電流を多くとることのできろトランジスタ
を提供する点にある。
本発明の効果をまとめると次の様に言うことができる。
（１）ヘテロ接合界面に発生する二次元状担体を界面に
対して垂直方向に電流として取り出すため従来の選択ド
ープヘテロ接合ＦＥＴに比べて、同じ程度のディメンジ
ョンの場合で比べると、二次元状担体の通過領域（ｎ）
と（ＩＩＩ）の厚みをａ、ゲート長Ｌｇとしたときに、
約Ｌ ｇ ／ ａ倍の電流を取り出すことができる。Ｌ
ｇ＝１μｍの場合には約２０倍の電流を得ることができ
た。
対して垂直方向に電流として取り出すため従来の選択ド
ープヘテロ接合ＦＥＴに比べて、同じ程度のディメンジ
ョンの場合で比べると、二次元状担体の通過領域（ｎ）
と（ＩＩＩ）の厚みをａ、ゲート長Ｌｇとしたときに、
約Ｌ ｇ ／ ａ倍の電流を取り出すことができる。Ｌ
ｇ＝１μｍの場合には約２０倍の電流を得ることができ
た。
（２）二次元状担体が垂直方向に通過するときの通過層
を、二次元状担体の厚み程度まで、原理的には薄くでき
るので、同一面積のバイポーラトランジスタに比べて４
〜１００倍の高性能を取り出すことができる。
を、二次元状担体の厚み程度まで、原理的には薄くでき
るので、同一面積のバイポーラトランジスタに比べて４
〜１００倍の高性能を取り出すことができる。
（３）バイポーラトランジスタの場合と異なりアイソレ
ーション領域を確保する必要がないので、選択ドープヘ
テロ接合型ＦＥＴと同様の高集積が可能である。
ーション領域を確保する必要がないので、選択ドープヘ
テロ接合型ＦＥＴと同様の高集積が可能である。
（４）半絶縁性の第３の半導体基板に、ｎ型あるいは、
ｐ型の第３の半導体層を選択的に形成すると、ソース領
域とドレイン領域の両方から伸びる空乏層が重な、らな
いことが、トランジスタ設計上のマージンを決めるーと
いう制約を小さくする効果がある。
ｐ型の第３の半導体層を選択的に形成すると、ソース領
域とドレイン領域の両方から伸びる空乏層が重な、らな
いことが、トランジスタ設計上のマージンを決めるーと
いう制約を小さくする効果がある。
第１図、第２図は各々従来型ＦＥＴのエネルギーバンド
図と断面構造図、第３図、第４図は各々本発明のトラン
ジスタの断面図とゲート電極下のエネルギーバンド図、
第５．第６図は、外部電位印加時のエネルギーバンド図
、第７図は本発明トランジスタの記号を説明する図、第
８図は二次元状正孔を用いた場合の本発明トランジスタ
に係るエネルギーバンド図、第９．１０，１１，１２゜
１３図は二次元状電子ガスを用いた場合の本発明トラン
ジスタの作成工程を示す装置の断面図、第１４図は二次
元状正孔を用いた場合の装置の断面図、第１５図はｎ型
埋込み層をイオン描画装置で形成する場合の工程図であ
る６ １５・・・二次元状電子ガス、１７．１７’ 、１７’
”’ｐ型Ｇ ａ Ａ ｓ ｌ＠、１２，１．２’ 、１
２′−’ｎ型Ａ Ｑ ｚＧａｘ −ｘＡｓ層、１８ 、
１８ ’ ・＝ ｎ＋型Ｇ ａ Ａ ｓ層ドレイン領
域、２９・・・ソース電極、３１．３１’ ・・・ドレ
イン電極、３０．３０’ ・・・ゲート電極、１６・・
・イオン化ドナーイオン、７２・・・Ｐ型ＧａＰ、Ａｓ
工、Ｘ、７７− ｎ型層 ａ Ａ ｓ、７８−ｐ＋型Ｇ
ａ Ａ ｓ層、７５・・・二次元状正孔ガス、１０・
・・半絶縁性Ｇ ａ Ａ ｓ基板。 ４６・・・アクセプタイオン、４５，４７．４７’・・
・ドナーイオン、１００−・・アンドープＡ Ｑ 、Ｇ
ａ、−、Ａｓ層、１００’ ・・・アンドープＧａＰｙ
ＡＳｔ−ｙ層。 第 ５ 目 弗 ６ 口 （Ｃ） 第 ｑ（！ｌ 第 ／） 口 第 ７２ 圀 第 ７４ 凹
図と断面構造図、第３図、第４図は各々本発明のトラン
ジスタの断面図とゲート電極下のエネルギーバンド図、
第５．第６図は、外部電位印加時のエネルギーバンド図
、第７図は本発明トランジスタの記号を説明する図、第
８図は二次元状正孔を用いた場合の本発明トランジスタ
に係るエネルギーバンド図、第９．１０，１１，１２゜
１３図は二次元状電子ガスを用いた場合の本発明トラン
ジスタの作成工程を示す装置の断面図、第１４図は二次
元状正孔を用いた場合の装置の断面図、第１５図はｎ型
埋込み層をイオン描画装置で形成する場合の工程図であ
る６ １５・・・二次元状電子ガス、１７．１７’ 、１７’
”’ｐ型Ｇ ａ Ａ ｓ ｌ＠、１２，１．２’ 、１
２′−’ｎ型Ａ Ｑ ｚＧａｘ −ｘＡｓ層、１８ 、
１８ ’ ・＝ ｎ＋型Ｇ ａ Ａ ｓ層ドレイン領
域、２９・・・ソース電極、３１．３１’ ・・・ドレ
イン電極、３０．３０’ ・・・ゲート電極、１６・・
・イオン化ドナーイオン、７２・・・Ｐ型ＧａＰ、Ａｓ
工、Ｘ、７７− ｎ型層 ａ Ａ ｓ、７８−ｐ＋型Ｇ
ａ Ａ ｓ層、７５・・・二次元状正孔ガス、１０・
・・半絶縁性Ｇ ａ Ａ ｓ基板。 ４６・・・アクセプタイオン、４５，４７．４７’・・
・ドナーイオン、１００−・・アンドープＡ Ｑ 、Ｇ
ａ、−、Ａｓ層、１００’ ・・・アンドープＧａＰｙ
ＡＳｔ−ｙ層。 第 ５ 目 弗 ６ 口 （Ｃ） 第 ｑ（！ｌ 第 ／） 口 第 ７２ 圀 第 ７４ 凹
Claims (1)
- 【特許請求の範囲】 １、第１の半導体層と第２の半導体層とがヘテロ接合を
形成して配され、第２の半導体層と第３の半導体がヘテ
ロ接合して配され、第３の半導体層と第４の半導体層が
ヘテロ接合で配され、第１、第３の半導体層に囲まれた
第２の半導体電中に形成される二次元状担体と接続され
た電極と、この二次元状担体とは電子的に絶縁されて、
第４の半導体層に電子的に接続された電極を有し、前記
二次元状担体の制御手段を第１の半導体層に接続された
電極という形で有することを特徴とする半導体装置。 ２、特許請求の範囲第１項記載の半導体装置において、
第１および第３の半導体層の電子親和力が第２の半導体
層の電子親和力よりも小さくなつていることを特徴とす
る半導体装置。 ３、特許請求の範囲第２項記載の半導体装置において、
第１の半導体層がｎ層もしくは、故意には不純物をドー
プしない（１０＾１＾５ｃｍ＾−＾３の濃度以下）の半
導体層で、第２の半導体層が故意には不純物をドープし
ない（１０＾１＾５ｃｍ＾−＾３の濃度以下）半導体層
で、第３の半導体層はｐ型かもしくは故意には不純物ド
ープしない半導体層で、第４の半導体層がｎ型であるこ
とを特徴とする半導体装置。 ４、特許請求の範囲第１項記載の半導体装置において、
第１および第２の半導体層の電子親和力とバンドギャッ
プの和が、第２の半導体の電子親和力とバンドギャップ
の和より大きくなつていることを特徴とする半導体装置
。 ５、特許請求の範囲第４項記載の半導体装置において、
第１の半導体層がｐ型かあるいは故意には不純物をドー
プされず、第２の半導体層は故意にはドープされず、第
３の半導体がｎ型かあるいは故意にはドープせず、第４
の半導体層がｐ型であることを特徴とする半導体装置。 ６、特許請求の範囲第１項〜第４項のいずれかに記載の
半導体装置において、二次元状担体に接続する電極と、
第４の半導体層に接続する電極との間で、二次元状担体
をヘテロ接合界面に対し垂直方向に電流として取り出し
、二次元状担体を第１の半導体層に接続する電極を通し
て二次元状担体を制御することを特徴とする半導体装置
。 ７、特許請求の範囲第１項〜第６項のいずれかに記載の
半導体装置において、第４の半導体層を半絶縁性基板に
選択的に形成することを特徴とする半導体装置。 ８、特許請求の範囲第１項〜第６項のいずれかに記載の
半導体装置において、第４の半導体層を第２の半導体層
と同じ伝導型の半導体基板中に選択的に形成することを
特徴とする半導体装置。 ９、特許請求の範囲第１項記載の半導体装置において、
第３の半導体層と第４の半導体層のエネルギー禁止帯が
、空間的に変化することで連続的につながつていること
を特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59206241A JPS6184871A (ja) | 1984-10-03 | 1984-10-03 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59206241A JPS6184871A (ja) | 1984-10-03 | 1984-10-03 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6184871A true JPS6184871A (ja) | 1986-04-30 |
Family
ID=16520079
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59206241A Pending JPS6184871A (ja) | 1984-10-03 | 1984-10-03 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6184871A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1989005040A1 (en) * | 1987-11-20 | 1989-06-01 | Bell Communications Research, Inc. | Quantum well field-controlled semiconductor triode |
-
1984
- 1984-10-03 JP JP59206241A patent/JPS6184871A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1989005040A1 (en) * | 1987-11-20 | 1989-06-01 | Bell Communications Research, Inc. | Quantum well field-controlled semiconductor triode |
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