JPH033336A - 半導体装置 - Google Patents
半導体装置Info
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- JPH033336A JPH033336A JP13603689A JP13603689A JPH033336A JP H033336 A JPH033336 A JP H033336A JP 13603689 A JP13603689 A JP 13603689A JP 13603689 A JP13603689 A JP 13603689A JP H033336 A JPH033336 A JP H033336A
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- semiconductor device
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
エピタキシャル成長で動作層を形成する電界効果トラン
ジスタを有する半導体装置に関する。
ジスタを有する半導体装置に関する。
従来、化合物半導体素子は半絶縁性基板−１−に形成す
る為、ｄｉ ｒｆｊからの基板バイアス効果は考慮され
ておらず、半絶縁性基板を流れるリーク電流についての
研究も素子間が中心であった。これは、索ｐ間隔が数μ
ｍのオーダーであるのに対して。
る為、ｄｉ ｒｆｊからの基板バイアス効果は考慮され
ておらず、半絶縁性基板を流れるリーク電流についての
研究も素子間が中心であった。これは、索ｐ間隔が数μ
ｍのオーダーであるのに対して。
素子と裏面との間隔は５００〜１０００μｍもある為で
ある。
ある。
半絶縁性基板上の素子間を高抵抗化する従来例としては
、Ｎａ２Ｓ２ 応用電子物性分科会講演会矛禍集（１
９８１）、第２１頁から第２４ Ｒにおいて、Ｃｒイオ
ンの注入によって素子間に深い準位を形成し、高抵抗化
を図る方法が論じられている。
、Ｎａ２Ｓ２ 応用電子物性分科会講演会矛禍集（１
９８１）、第２１頁から第２４ Ｒにおいて、Ｃｒイオ
ンの注入によって素子間に深い準位を形成し、高抵抗化
を図る方法が論じられている。
上記従来技術は半絶縁性基板上の素子間での高抵抗化に
関するものであり、索子と基板失血での高抵抗化に関し
ては何の配慮もなされていない。
関するものであり、索子と基板失血での高抵抗化に関し
ては何の配慮もなされていない。
又、導電性の基板を用いるＳｉ半導体で問題とされる基
板バイアス効果は、半絶縁性基板を用いる化合物半導体
の肚ＳＮＥＴ（Ｍｅｔａｌ Ｓｅｍ１ｃｏｎｄｖｃｔｏ
ｒＦｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）
、Ｊ Ｆ Ｅ ’ｌ’（ＪｕｎｃｔｉｏｎＦｉｅｌｄ
旦ｆｆｅｃｔ 工ｒａｎｓＪ、ｓ ｔｏｒ）
、 ＭＩＳＦＥＴ （ＭｅｔａｌＩｎｓｕｌａｔ
ｏｒ ５ｅｔｒｒｉｃｏｎｄｕｃｔｏｒ ＰＥＴ）、Ｈ
ＥＭ ’１’ （Ｈｉｇｈｌ：１ｅｃｔｒｏｎ Ｍｏｂ
ｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）等では配慮されて
いない。
板バイアス効果は、半絶縁性基板を用いる化合物半導体
の肚ＳＮＥＴ（Ｍｅｔａｌ Ｓｅｍ１ｃｏｎｄｖｃｔｏ
ｒＦｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）
、Ｊ Ｆ Ｅ ’ｌ’（ＪｕｎｃｔｉｏｎＦｉｅｌｄ
旦ｆｆｅｃｔ 工ｒａｎｓＪ、ｓ ｔｏｒ）
、 ＭＩＳＦＥＴ （ＭｅｔａｌＩｎｓｕｌａｔ
ｏｒ ５ｅｔｒｒｉｃｏｎｄｕｃｔｏｒ ＰＥＴ）、Ｈ
ＥＭ ’１’ （Ｈｉｇｈｌ：１ｅｃｔｒｏｎ Ｍｏｂ
ｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）等では配慮されて
いない。
ところで、ＭＨ８ＦＨＴやＪ ＦＥ’ｌ’等ではチャネ
ルを流れる電子の基板方向への廻り込みといった２次元
効果の抑制や、ソフトエラーの原因となるα線で誘起さ
れる電荷の低減の目的で動作層と逆の導電型をもつ層を
動作層の下に設けるようになった。
ルを流れる電子の基板方向への廻り込みといった２次元
効果の抑制や、ソフトエラーの原因となるα線で誘起さ
れる電荷の低減の目的で動作層と逆の導電型をもつ層を
動作層の下に設けるようになった。
ＧａＡｓＭＢＳＦＩＥＴにおいては、「埋込２層」とし
て知られているが、との埋込２層の形成によって半絶縁
性基板が低抵抗化し、裏面からの基板バイアス効果に対
して脆弱化するという問題が発生することがわかった。
て知られているが、との埋込２層の形成によって半絶縁
性基板が低抵抗化し、裏面からの基板バイアス効果に対
して脆弱化するという問題が発生することがわかった。
第２図にＧａＡｓＭＨＳＦＥＴを例にとって、閾値電圧
（Ｖｔｈ）の基板バイアス効果を示す。
（Ｖｔｈ）の基板バイアス効果を示す。
（Ａ）は埋込２層がない場合、（Ｂ）は埋込２層を設け
た場合で、ｐλｌＩのアクセプタ濃度を大きくすれば基
板バイアスによる閾値車圧の変動は更に大きくなる。基
板結晶はどちらもアンドープのＧａＡｓ結晶で、厚さは
約５００μｍである。
た場合で、ｐλｌＩのアクセプタ濃度を大きくすれば基
板バイアスによる閾値車圧の変動は更に大きくなる。基
板結晶はどちらもアンドープのＧａＡｓ結晶で、厚さは
約５００μｍである。
単導体装置では基板中の浮遊電荷が誤動作を起こさない
ように裏面を接地して使用するので、半導体装置中のＦ
ＥＴ−Ｊ４子は回路に応じて様々な電位をとっている。
ように裏面を接地して使用するので、半導体装置中のＦ
ＥＴ−Ｊ４子は回路に応じて様々な電位をとっている。
従って基板電位による閾値電圧の変動が大きい場合は、
ＦＥＴ側からみた基板の電位（実際には基板は接地され
ており、ＦＥ Ｔの方が回路に応じた電位をとっている
。）によって閾値電圧が設計値からずれ、正常な回路動
作を困難にする。
ＦＥＴ側からみた基板の電位（実際には基板は接地され
ており、ＦＥ Ｔの方が回路に応じた電位をとっている
。）によって閾値電圧が設計値からずれ、正常な回路動
作を困難にする。
そこで、本発明の目的は、裏面からの電圧による閾値電
圧の変動（基板バイアス効果）を小さくし、安定な回路
動作を０ｆ能とする半導体装置を堤供することを目的と
する。
圧の変動（基板バイアス効果）を小さくし、安定な回路
動作を０ｆ能とする半導体装置を堤供することを目的と
する。
上記目的を達成する為に、基板上の素子と基板の裏面と
の間に中間層として高抵抗層を設けることとしたもので
ある。上記高抵抗層の形成方法としては、電子をトラッ
プする為の深い準位を形成する不４Ａ物原子をドープす
る方法の他に、化合物半導体装置においては組成のスト
イキオメトリ−ずれを利用する方法、エピタキシャル成
長の際の混晶化を調整する方法がある。
の間に中間層として高抵抗層を設けることとしたもので
ある。上記高抵抗層の形成方法としては、電子をトラッ
プする為の深い準位を形成する不４Ａ物原子をドープす
る方法の他に、化合物半導体装置においては組成のスト
イキオメトリ−ずれを利用する方法、エピタキシャル成
長の際の混晶化を調整する方法がある。
一例として、基板上にエピタキシャル成長によって、バ
ッファ層、ｐ層、動作層を積み重ねることで素子を形成
する半導体装置において、バッファ層の下、或いは上に
設ける深い準位を有する中間層は、基板の裏面から素子
へ、或いは素子から基板の裏面へ注入されるキャリアを
捕獲して基板の裏面と素子との間のアイソレーションを
向上させ、基板バイアス効果を低減する。
ッファ層、ｐ層、動作層を積み重ねることで素子を形成
する半導体装置において、バッファ層の下、或いは上に
設ける深い準位を有する中間層は、基板の裏面から素子
へ、或いは素子から基板の裏面へ注入されるキャリアを
捕獲して基板の裏面と素子との間のアイソレーションを
向上させ、基板バイアス効果を低減する。
以下、本発明の一実施例としてエピタキシャル成長で動
作層を形成するＧ ａ Ａ ｓ ＭＨ５ＦＭＴ（Ｍｅ
ｔａｌＳｑｍｉｃｏｎｄｖｃｔｏｒ Ｆｉｅｌｄ ｆＥ
ｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）の場合を第１図に
より説明する。
作層を形成するＧ ａ Ａ ｓ ＭＨ５ＦＭＴ（Ｍｅ
ｔａｌＳｑｍｉｃｏｎｄｖｃｔｏｒ Ｆｉｅｌｄ ｆＥ
ｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）の場合を第１図に
より説明する。
半絶縁性Ｇ ａ Ａ ｓ Ｊ、Ｇ扱１上に、バッファ層
３゜埋込ｐ層４．動作層５を順にエピタキシャル成長で
積み重ねていくことで製造するＮビＳ Ｆ ｈ Ｔにお
いて。
３゜埋込ｐ層４．動作層５を順にエピタキシャル成長で
積み重ねていくことで製造するＮビＳ Ｆ ｈ Ｔにお
いて。
故意に深い準位を有する中間層２をバッファ層３の下（
第１図（ａ））、或いは上（第１図（ｂ））に設ける。
第１図（ａ））、或いは上（第１図（ｂ））に設ける。
バッファ層３はアンドープのＧ ａ Ａ ｓで、厚さは
約４００ｎｍ、埋込ｐ層４はアクセプタ不純物として、
Ｂｅイオンを約３Ｘ１０”ｃｍ−δドープして厚さは約
３００ｎｍである。動作層５はドナー不純物として、Ｓ
ｉ÷イオンを約２Ｘ１０１８■−８ドープして厚さは約
３０ｎｍである。
約４００ｎｍ、埋込ｐ層４はアクセプタ不純物として、
Ｂｅイオンを約３Ｘ１０”ｃｍ−δドープして厚さは約
３００ｎｍである。動作層５はドナー不純物として、Ｓ
ｉ÷イオンを約２Ｘ１０１８■−８ドープして厚さは約
３０ｎｍである。
故意に深い準位を有する中間層２として、Ｃｒイオンを
約５ Ｘ １０ ”＞−８ドープしたＧａＡｓを使い、
厚さは約４００ｎｍである。Ｃｒイオンの濃度が大きい
程、転位や格子歪みといった欠陥を誘起して、該層上に
成長させるバッファ層や動作層の結晶品質を劣化させる
。但し、不純物濃度が少ない程、高抵抗化の効果は小さ
くなる０本実施例で用いた５ Ｘ １０１８ｃｘｎ−”
という値は、市販のＨＢ （Ｈｏｒｉｚｏｎｔａｌ Ｂ
ｒｉｄｇｅｍａｎ）法による半絶縁性ＧａＡｓ基板中の
残留ｅｒｇ度が３〜９×１０１ＢＣＩｌｌ −”である
ので、これより１桁大きい値として選んだものであり、
これより増やすことも減らすことも可能である。
約５ Ｘ １０ ”＞−８ドープしたＧａＡｓを使い、
厚さは約４００ｎｍである。Ｃｒイオンの濃度が大きい
程、転位や格子歪みといった欠陥を誘起して、該層上に
成長させるバッファ層や動作層の結晶品質を劣化させる
。但し、不純物濃度が少ない程、高抵抗化の効果は小さ
くなる０本実施例で用いた５ Ｘ １０１８ｃｘｎ−”
という値は、市販のＨＢ （Ｈｏｒｉｚｏｎｔａｌ Ｂ
ｒｉｄｇｅｍａｎ）法による半絶縁性ＧａＡｓ基板中の
残留ｅｒｇ度が３〜９×１０１ＢＣＩｌｌ −”である
ので、これより１桁大きい値として選んだものであり、
これより増やすことも減らすことも可能である。
動作層５は、Ｆ Ｅ Ｔのチャネル層となる領域だけ残
して、その他の領域ではウェット・エツチングによって
除去する。ゲートの材料としてＷＳｉ（タングステン・
シリサイド）をスパッタ蒸着した後、ドライ・エツチン
グで加工して、ゲート７を形成する。
して、その他の領域ではウェット・エツチングによって
除去する。ゲートの材料としてＷＳｉ（タングステン・
シリサイド）をスパッタ蒸着した後、ドライ・エツチン
グで加工して、ゲート７を形成する。
ソース、ドレインとして、ｎ÷−Ｇ ａ Ａ ｓ ６
をＭＯＣＶＤ （有機金属化学気相成長法）で選択成
長させて形成する。ドナー不純物としてＳｉを約３Ｘ１
０Ｌ’ローδドープする。ｎ十層６の厚さは約３００ｎ
ｍである。ソース、ドレインのオーミック電極８として
Ａ ｕ Ｇ ｅをリフトオフ法によって被着する。この
後、電極の配線を行なうことで本発明によるＧａＡｓＭ
ＥＳＦｆ！Ｔを用いた半導体装置は完成する。
をＭＯＣＶＤ （有機金属化学気相成長法）で選択成
長させて形成する。ドナー不純物としてＳｉを約３Ｘ１
０Ｌ’ローδドープする。ｎ十層６の厚さは約３００ｎ
ｍである。ソース、ドレインのオーミック電極８として
Ａ ｕ Ｇ ｅをリフトオフ法によって被着する。この
後、電極の配線を行なうことで本発明によるＧａＡｓＭ
ＥＳＦｆ！Ｔを用いた半導体装置は完成する。
本実施例での基板バイアスに対する閾値電圧の変化を示
したものを第２図の（ｃ）に示す。（Ｂ）の場合よりも
改善されたことがわかる。
したものを第２図の（ｃ）に示す。（Ｂ）の場合よりも
改善されたことがわかる。
本発明の他の実施例として、Ｇ ａ Ａ ｓ以外の化合
物半導体、或いはＳｉやＧｏ等の半導体を用いることは
可能であり、又、ＭＥＳｌ−’Ｅ’ｌ’以外にもＭＩＳ
）’ＥＴ、ＩＧＩ−’ＥＴ、ＪＦＥＴ等に適用すること
も可能である。半導体基板１は、アモルファス基板、或
いはガラス基板とすることも可能である。
物半導体、或いはＳｉやＧｏ等の半導体を用いることは
可能であり、又、ＭＥＳｌ−’Ｅ’ｌ’以外にもＭＩＳ
）’ＥＴ、ＩＧＩ−’ＥＴ、ＪＦＥＴ等に適用すること
も可能である。半導体基板１は、アモルファス基板、或
いはガラス基板とすることも可能である。
故意に深い準位を有する中間層２として、Ｏｒイオン以
外に、Ｆｅ、Ｎｉイオン、或いは酸素イオンをドープす
ることで形成することは可能であり、２種以上のイオン
をドープすることで形成することも’ｎｆ能である。
外に、Ｆｅ、Ｎｉイオン、或いは酸素イオンをドープす
ることで形成することは可能であり、２種以上のイオン
をドープすることで形成することも’ｎｆ能である。
バッファ層３と動作層５をｌ１ｌ−Ｖ系の化合物半導体
より形成する半導体装置においては、バッファ層３をエ
ピタキシャル成長で形成させる際に、組成比を調整して
ストイキオメトリ−をずらして高抵抗化する層を付随的
に形成することで中間層２とすることも可能である０例
えばＧａＡｓ半導体においてはＭ ＯＶ Ｐ Ｅ （Ｍ
ｏｌｅｃｕｌａｒ Ｖａｐｏｒ ＰｈａｓｅＥｐｉｔａ
ｘｙ）法やＭ Ｂ Ｅ （Ｍｏｌｅｃｕｌａｒ Ｂｅａ
ｍヒｐｉｔａｘｙ）法でバッファ層３を形成する際に１
部をＡｓが過剰なノンストイキオメトリ−層とすること
で高抵抗の中間層２を形成する。
より形成する半導体装置においては、バッファ層３をエ
ピタキシャル成長で形成させる際に、組成比を調整して
ストイキオメトリ−をずらして高抵抗化する層を付随的
に形成することで中間層２とすることも可能である０例
えばＧａＡｓ半導体においてはＭ ＯＶ Ｐ Ｅ （Ｍ
ｏｌｅｃｕｌａｒ Ｖａｐｏｒ ＰｈａｓｅＥｐｉｔａ
ｘｙ）法やＭ Ｂ Ｅ （Ｍｏｌｅｃｕｌａｒ Ｂｅａ
ｍヒｐｉｔａｘｙ）法でバッファ層３を形成する際に１
部をＡｓが過剰なノンストイキオメトリ−層とすること
で高抵抗の中間層２を形成する。
バッファ層３を３種以上の元素からなる化合物半導体よ
り形成する場合は、混晶を構成する混晶比を調整するこ
とで高抵抗層を形成することができ、バッファ層３形成
の際にバッファ層と混晶化の異なる高抵抗層を付随的に
形成することで中間層２とすることも口Ｊ能である。
り形成する場合は、混晶を構成する混晶比を調整するこ
とで高抵抗層を形成することができ、バッファ層３形成
の際にバッファ層と混晶化の異なる高抵抗層を付随的に
形成することで中間層２とすることも口Ｊ能である。
本発明によれば、基板と素子との間のアイソレーション
を向上できるので基板バイアス効果を低減する効果があ
る。
を向上できるので基板バイアス効果を低減する効果があ
る。
基板バイアス効果の低減によって、回路に使用されてい
るＦ’ Ｅ ’Ｉ’が回路中での電位によって異なる特
性をもつことが少なくなり、回路の信頼性を向上できる
効果がある。
るＦ’ Ｅ ’Ｉ’が回路中での電位によって異なる特
性をもつことが少なくなり、回路の信頼性を向上できる
効果がある。
第１図＜ａ＞および第１１５４（ｂ）は各々本発明の一
実施例のエピタキシャル成長で作るＧ ａ Ａ ｓＭ
Ｅ Ｓ ？’ ＥＴの断面図で、第１図（ａ）はバッフ
ァ層の上に中間層を設けた場合の断面図、第１図（ｂ）
はバッファ層の下に中間層を設けた場合の断面図第２図
は本発明および従来技術において裏面電圧を変えた時の
閾値電圧の変動を示す図であり、（Ａ）は従来技術で埋
込ｐＭのない場合、（Ｂ）は従来技術で埋込２層がある
場合、（Ｃ）は本発明である。 １・・・半導体基板、２・・・中間層、３・・・緩衛層
（ｉ −Ｇ ａ Ａ ｓ ） 、 ４− ｐ −Ｇ ａ
Ａ ｓ、５−１ｊｒ作層（ｎ−Ｇ ａ Ａ ｓ ）
、 ６−オーミック層（ｙ１＋−にａＡｓ）、′ｌ・
・・ゲート電極、８・・・オーミック電極。 ■ ２ 図 ２ 一！ θ 基オ反／Ｙイ了久 （Ｖ）
実施例のエピタキシャル成長で作るＧ ａ Ａ ｓＭ
Ｅ Ｓ ？’ ＥＴの断面図で、第１図（ａ）はバッフ
ァ層の上に中間層を設けた場合の断面図、第１図（ｂ）
はバッファ層の下に中間層を設けた場合の断面図第２図
は本発明および従来技術において裏面電圧を変えた時の
閾値電圧の変動を示す図であり、（Ａ）は従来技術で埋
込ｐＭのない場合、（Ｂ）は従来技術で埋込２層がある
場合、（Ｃ）は本発明である。 １・・・半導体基板、２・・・中間層、３・・・緩衛層
（ｉ −Ｇ ａ Ａ ｓ ） 、 ４− ｐ −Ｇ ａ
Ａ ｓ、５−１ｊｒ作層（ｎ−Ｇ ａ Ａ ｓ ）
、 ６−オーミック層（ｙ１＋−にａＡｓ）、′ｌ・
・・ゲート電極、８・・・オーミック電極。 ■ ２ 図 ２ 一！ θ 基オ反／Ｙイ了久 （Ｖ）
Claims (1)
- 【特許請求の範囲】 １、半導体基板上にエピタキシャル成長で形成する動作
層を有する電界効果トランジスタにおいて、上記半導体
基板と上記動作層の間に高抵抗中間層を設けることを特
徴とする半導体装置。 ２、特許請求の範囲第１項記載の半導体装置において、
上記中間層は深い準位を有する層、２種以上の元素から
なる半導体のストイキオメトリーを故意に壊した層、３
種以上の元素からなる半導体の混晶比を上記半導体基板
、或いは上記動作層と異ならした層から成る群から選ば
れた一種である半導体装置。 ３、特許請求の範囲第２項記載の半導体装置において、
上記動作層は化合物半導体である半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01136036A JP3090451B2 (ja) | 1989-05-31 | 1989-05-31 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01136036A JP3090451B2 (ja) | 1989-05-31 | 1989-05-31 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH033336A true JPH033336A (ja) | 1991-01-09 |
| JP3090451B2 JP3090451B2 (ja) | 2000-09-18 |
Family
ID=15165682
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01136036A Expired - Fee Related JP3090451B2 (ja) | 1989-05-31 | 1989-05-31 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3090451B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6420775B1 (en) | 1996-02-29 | 2002-07-16 | Nec Corporation | Compound semiconductor device having an ion implanted defect-rich layer for improved backgate effect suppression |
| JP2011249776A (ja) * | 2010-04-30 | 2011-12-08 | Sumitomo Chemical Co Ltd | 半導体基板、半導体基板の製造方法、電子デバイス、および電子デバイスの製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61274369A (ja) * | 1985-05-22 | 1986-12-04 | Fujitsu Ltd | 電界効果型半導体装置 |
| JPH0243765A (ja) * | 1988-08-03 | 1990-02-14 | Fujitsu Ltd | 化合物半導体装置の製造方法 |
-
1989
- 1989-05-31 JP JP01136036A patent/JP3090451B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61274369A (ja) * | 1985-05-22 | 1986-12-04 | Fujitsu Ltd | 電界効果型半導体装置 |
| JPH0243765A (ja) * | 1988-08-03 | 1990-02-14 | Fujitsu Ltd | 化合物半導体装置の製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6420775B1 (en) | 1996-02-29 | 2002-07-16 | Nec Corporation | Compound semiconductor device having an ion implanted defect-rich layer for improved backgate effect suppression |
| JP2011249776A (ja) * | 2010-04-30 | 2011-12-08 | Sumitomo Chemical Co Ltd | 半導体基板、半導体基板の製造方法、電子デバイス、および電子デバイスの製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3090451B2 (ja) | 2000-09-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313117 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
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