JPS6187300A - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPS6187300A JPS6187300A JP59209158A JP20915884A JPS6187300A JP S6187300 A JPS6187300 A JP S6187300A JP 59209158 A JP59209158 A JP 59209158A JP 20915884 A JP20915884 A JP 20915884A JP S6187300 A JPS6187300 A JP S6187300A
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- JP
- Japan
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- dummy
- level
- line
- bit line
- cell
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、半導体メモリ、特にダイナミックメモリのダ
ミーセルに関するものでおる。なお、以下の説明は便宜
上すべてＮチャネルＭＯ８ＦＥＴを使用した例によシ行
なうが、本発明はＰチャネルＭＯ８ＦＥＴでも、ｔｆｃ
他のどのような絶縁ゲート型トランジスタでも本質的に
同様に適用し得るものである。
ミーセルに関するものでおる。なお、以下の説明は便宜
上すべてＮチャネルＭＯ８ＦＥＴを使用した例によシ行
なうが、本発明はＰチャネルＭＯ８ＦＥＴでも、ｔｆｃ
他のどのような絶縁ゲート型トランジスタでも本質的に
同様に適用し得るものである。
（従来技術とその問題点）
従来のダイナミック・メモリの典型的な回路には、たと
えば日経エレクトロニクス（１９７９年１月８日号、１
１０頁〜１３３頁）で述べられているようなものがある
。
えば日経エレクトロニクス（１９７９年１月８日号、１
１０頁〜１３３頁）で述べられているようなものがある
。
従来のダイナミックメモリのビット線及びセンスアンプ
周辺の構成を第３図に示す。図において、８Ａはセンス
アンプ、ＢＯ，Ｂｌはビット線、ＭＣはメモリセル、Ｄ
Ｃ′はダミーセル、Ｗはワード線、ＤＷはダミーワード
線、ＰＲはリセット信号線、ＳＥはセンスアンプ活性化
信号線、Ｐはビット線プリチャージ信号線をそれぞれ示
し、ＣＢ、Ｃ８，ＣＲはそれぞれビット線容量、セル容
量、ダミー容量を示す。
周辺の構成を第３図に示す。図において、８Ａはセンス
アンプ、ＢＯ，Ｂｌはビット線、ＭＣはメモリセル、Ｄ
Ｃ′はダミーセル、Ｗはワード線、ＤＷはダミーワード
線、ＰＲはリセット信号線、ＳＥはセンスアンプ活性化
信号線、Ｐはビット線プリチャージ信号線をそれぞれ示
し、ＣＢ、Ｃ８，ＣＲはそれぞれビット線容量、セル容
量、ダミー容量を示す。
このダイナミックメモリの動作を説明する。まず信号線
Ｐ 、 ＰＲを高レベルにしてＭＯＳＦＥＴ Ｔｏ
。
Ｐ 、 ＰＲを高レベルにしてＭＯＳＦＥＴ Ｔｏ
。
ＴＩ 、 Ｔ４をオンとし、ビット線ＢＯ、Ｂｌを電位
■に、ダミー容量ＣＲを電位ＶＲにプリチャージする。
■に、ダミー容量ＣＲを電位ＶＲにプリチャージする。
次に信号線Ｐ 、 ＰＲを低レベルにしてＭＯＳＦＥＴ
Ｔｏ。
Ｔｏ。
’ｒｉ 、 Ｔ４ をオフとし、ビット線ＢＯ、Ｂｌを
浮遊状態にする。ここでワード線Ｗを高レベルにしてＭ
ＯＳＦＥＴ Ｔ２を通してメモリセルＭＣから２値情報
、すなわちセル容量Ｃ８に蓄えられている電荷をビット
線ＢＯに読み出すと共に、ダミーワード線流も同 。
浮遊状態にする。ここでワード線Ｗを高レベルにしてＭ
ＯＳＦＥＴ Ｔ２を通してメモリセルＭＣから２値情報
、すなわちセル容量Ｃ８に蓄えられている電荷をビット
線ＢＯに読み出すと共に、ダミーワード線流も同 。
時に高レベルにしてＭＯＳＦＥＴ Ｔ３を通してビット
線Ｂ１に一定のリファレンスレベルを発生させる◎そし
てここで読み出されたビット線ＢＯ、Ｂ１間の微／ト信
号をセンスアンプ活性化信号線ＳＥを高レベルにしてセ
ンスアンプを活性化し増幅するのである。
線Ｂ１に一定のリファレンスレベルを発生させる◎そし
てここで読み出されたビット線ＢＯ、Ｂ１間の微／ト信
号をセンスアンプ活性化信号線ＳＥを高レベルにしてセ
ンスアンプを活性化し増幅するのである。
このときのビット線Ｂ１に発生するり７アレンスレペル
は、メモリセルＭＣから２値情報が読み出される際に生
じるビット線ＢＯの２つのレベルの中間になるようにダ
ミー容量ＣＲとＶＲのレベルを変えてつくられる。
は、メモリセルＭＣから２値情報が読み出される際に生
じるビット線ＢＯの２つのレベルの中間になるようにダ
ミー容量ＣＲとＶＲのレベルを変えてつくられる。
通常は、ＶＲ＝ ＧＮＤ ”１’ ＣＲ＝ Ｏ８／２と
するか、ＶＲ＝ ＶＤ／２でＣＲ＝ Ｃ８としている。
するか、ＶＲ＝ ＶＤ／２でＣＲ＝ Ｃ８としている。
ここで■はセル容量ＣＳに蓄えられる最高電圧で通常は
使用電源電圧に等しい。ＣＲ＝ Ｏ８／２とすればセン
スアンプ活性時にビット線対に着く容量がアンノ々ラン
ス（ＣＢ ＋ Ｃ８） ＣＢ ＋ ＣＲ）となり、セン
スアンプの動作マージンが狭くなるという欠点がちりた
。−１７１ｃＣＲ＝ Ｃ８とすればビット線に着く容量
のアンノ々ランスはなくなるが、ｖＲとして正確なＶＤ
／２を作る事が非常にむずかしいという欠点がありた。
使用電源電圧に等しい。ＣＲ＝ Ｏ８／２とすればセン
スアンプ活性時にビット線対に着く容量がアンノ々ラン
ス（ＣＢ ＋ Ｃ８） ＣＢ ＋ ＣＲ）となり、セン
スアンプの動作マージンが狭くなるという欠点がちりた
。−１７１ｃＣＲ＝ Ｃ８とすればビット線に着く容量
のアンノ々ランスはなくなるが、ｖＲとして正確なＶＤ
／２を作る事が非常にむずかしいという欠点がありた。
（発明の目的）
本発明の目的は、メモリセルから読み出された信号を増
幅する際にビット線間に容量のアンバランスを生じさせ
ず、かつ正確なり７アレンスレペルを簡単に発生するた
めのダミーセルを持った半導体メモリを提供することに
おる。
幅する際にビット線間に容量のアンバランスを生じさせ
ず、かつ正確なり７アレンスレペルを簡単に発生するた
めのダミーセルを持った半導体メモリを提供することに
おる。
（発明の構成）
本発明は、少なくとも１対のビット線と、前記ビット線
に接続された２値情報を記憶する複数のメモリセルと、
前記ビット線対に接続され当該ビット線上に一定の基準
レベルを発生するための１対のダミーセルと、前記ビッ
ト線と前記メモリセルとの間で信号の受渡を制御する九
めのワード線と、前記ダミーセルを活性化するためのダ
ミーワード線と、前記メモリセルと前記ダミーセルとか
ら読み出された微少信号を増幅するための前記各ビット
線対に設けられたセンスアンプとを備え、前記ダミーセ
ルが１つのＭＩＳＦＥＴと第１乃至第２のダミー容量と
からなり、該ＭＩＳＦＥＴのドレイン、ｒ−ト及びソー
スを前記ビット線、前記ダミーワード線及び前記第１の
ダミー容量に接続し、さらに該ＭＩＳＦＥＴのソースと
レベルシフト信号線との間に前記第２のダミー容量を接
続したことを特徴とする半導体メモリである。
に接続された２値情報を記憶する複数のメモリセルと、
前記ビット線対に接続され当該ビット線上に一定の基準
レベルを発生するための１対のダミーセルと、前記ビッ
ト線と前記メモリセルとの間で信号の受渡を制御する九
めのワード線と、前記ダミーセルを活性化するためのダ
ミーワード線と、前記メモリセルと前記ダミーセルとか
ら読み出された微少信号を増幅するための前記各ビット
線対に設けられたセンスアンプとを備え、前記ダミーセ
ルが１つのＭＩＳＦＥＴと第１乃至第２のダミー容量と
からなり、該ＭＩＳＦＥＴのドレイン、ｒ−ト及びソー
スを前記ビット線、前記ダミーワード線及び前記第１の
ダミー容量に接続し、さらに該ＭＩＳＦＥＴのソースと
レベルシフト信号線との間に前記第２のダミー容量を接
続したことを特徴とする半導体メモリである。
（実施例）
以下に理解を助けるため典型的な実施例を用いて本発明
を詳述する。
を詳述する。
第１図は本発明の一実施例を示すダミーセルの回路構成
図で、第３図に示した従来のダミーセルＤＣ’に代えて
用いる。また第３図と同等な部分には同じ記号を用いて
いる。２はダミーセル内の節点凡のプリチャージ・レベ
ルを制御する為のレベルシフト信号線である・、第２図
は第１図に示した実施例の動作波形図であシ、メモリセ
ルＭＣから０．１情報を読み出したときの各部の電圧波
形を破線と実線で示しである。
図で、第３図に示した従来のダミーセルＤＣ’に代えて
用いる。また第３図と同等な部分には同じ記号を用いて
いる。２はダミーセル内の節点凡のプリチャージ・レベ
ルを制御する為のレベルシフト信号線である・、第２図
は第１図に示した実施例の動作波形図であシ、メモリセ
ルＭＣから０．１情報を読み出したときの各部の電圧波
形を破線と実線で示しである。
第３図のダミーセルＤＣ’に代えて第１図のダミーセル
ＤＣを置いたときの動作を第２図を用いて説明する。
ＤＣを置いたときの動作を第２図を用いて説明する。
ビット線グリチャージ信号＠ｐとダミーワード線原とレ
ベルシフト信号線２を高レベルに保ち、ビット線ＢＯ＃
Ｂｌ及びダミーセル内Ｃ内の節点ＲをレベルｖＰにプ
リチャージする。そしてダミーワード線ｙ？Ｉｆ、低レ
ベルにしてＭＯ８Ｆ］ｌｉ：Ｔ Ｔ３をオフとし、ビッ
ト線から節点Ｒを切シ離す。次にレベルシフト信号線２
を低レベルにする。このとき節点ＲのレベルＶＲＩはダ
ミー容量ＣＲ２の力、ｆリングによシ低下し、 となる。ここでｖｚけレベルシフト信号線ｚのレベル振
幅を示している。その後、プリチャージ信号線Ｐを低レ
ベルにしてビット線ＢＯ、Ｂｌ ヲレベルｖＰの浮遊状
態とし、ワード線Ｗとダミーワード線ＤＷとを高レベル
にしてメモリセルＭＣがらビット線ＢＯに２値情報を読
み出すと共にこの微小信号をセンスアン７’ ＳＡで増
幅するためのリファレンスレベルをダミーセルＤＣによ
υビット線りｌ上に発生させる・そしてセンスアンプＳ
Ａを活性化してピット線ＢＯ、Ｂｌ上の微小信号を増幅
し一連のＲ出し動作が終わると、ワード線Ｗを低レベル
にしてメモリセル五１Ｃをビット線ＢＯから切シ離しセ
ンスアンプＳＡを非活性とする。ダミーワード線■は従
来のメモリではワード線Ｗとほぼ同じ時刻に低レベルに
していたが、本発明ではワード線Ｗが低レベルになって
も高レベルを保っている。そしてプリチャージ信号線Ｐ
を高レベルにしてビット線ＢＯ、ＢｌをレベルＶＰＫ″
プリチャージするが、このと・き同時にレベルシフト信
号線２を高レベルにして節点ＲもレベルＶＰ Ｋ ＭＯ
ＳＦＥＴ Ｔ３を通してビット線Ｂ１がらプリチャージ
する。このプリチャージ時のダミーワード線ツのレベル
としては少なくともピット線Ｂｌと節点ＲとＺ＞Ｅ電気
的に導通する程度Ｋ ＭＯ８ＦＥＴＴ３をオンするレベ
ルが必要である。
ベルシフト信号線２を高レベルに保ち、ビット線ＢＯ＃
Ｂｌ及びダミーセル内Ｃ内の節点ＲをレベルｖＰにプ
リチャージする。そしてダミーワード線ｙ？Ｉｆ、低レ
ベルにしてＭＯ８Ｆ］ｌｉ：Ｔ Ｔ３をオフとし、ビッ
ト線から節点Ｒを切シ離す。次にレベルシフト信号線２
を低レベルにする。このとき節点ＲのレベルＶＲＩはダ
ミー容量ＣＲ２の力、ｆリングによシ低下し、 となる。ここでｖｚけレベルシフト信号線ｚのレベル振
幅を示している。その後、プリチャージ信号線Ｐを低レ
ベルにしてビット線ＢＯ、Ｂｌ ヲレベルｖＰの浮遊状
態とし、ワード線Ｗとダミーワード線ＤＷとを高レベル
にしてメモリセルＭＣがらビット線ＢＯに２値情報を読
み出すと共にこの微小信号をセンスアン７’ ＳＡで増
幅するためのリファレンスレベルをダミーセルＤＣによ
υビット線りｌ上に発生させる・そしてセンスアンプＳ
Ａを活性化してピット線ＢＯ、Ｂｌ上の微小信号を増幅
し一連のＲ出し動作が終わると、ワード線Ｗを低レベル
にしてメモリセル五１Ｃをビット線ＢＯから切シ離しセ
ンスアンプＳＡを非活性とする。ダミーワード線■は従
来のメモリではワード線Ｗとほぼ同じ時刻に低レベルに
していたが、本発明ではワード線Ｗが低レベルになって
も高レベルを保っている。そしてプリチャージ信号線Ｐ
を高レベルにしてビット線ＢＯ、ＢｌをレベルＶＰＫ″
プリチャージするが、このと・き同時にレベルシフト信
号線２を高レベルにして節点ＲもレベルＶＰ Ｋ ＭＯ
ＳＦＥＴ Ｔ３を通してビット線Ｂ１がらプリチャージ
する。このプリチャージ時のダミーワード線ツのレベル
としては少なくともピット線Ｂｌと節点ＲとＺ＞Ｅ電気
的に導通する程度Ｋ ＭＯ８ＦＥＴＴ３をオンするレベ
ルが必要である。
以上が本発明のメモリの動作である。本発明において、
ピット線ＢＯ、Ｂｌのプリチャージレベルをｖｐ、メモ
リセルＭＣのＯ情報レベルをＣＮＤ （ＯＶ）、１情報
レベルをＶＤとし、メモリセルＭＣからＯ情報及び１情
報を読み出した時のビット線ＢＯのレベルをそれぞれＶ
ＢＯ及びＶＢＩ、ビ、）ｍＢｌのり７アレンスレベルを
ＶＢＲで表わすと、 どなる。ここ”ｔ’ ＣＲＩ ＋ＣＲ２＝ Ｃ８、ＶＲ
Ｉ ＝ ＶＤ／２とすると上式から、 ＶＢＩ −ＶＢＲ＝ ＶＢＲ−ＶＢＯ という結果が得られる。すなわち、メモリセ／１４ｃか
ら読み出された０又は１情報に対応する微小信号をセン
スアンプで増幅する際に、本発明によるダミーセルＰＣ
テツくられたＣＲＩ ＋ＣＲ２＝ Ｃ８、！−ＶＲＩ
＝ＶＤ ／ ２の条件を満足するときのリファレンスレ
ベルＶＢＲが最適のレベルとなることがわかる。たとえ
ば先に述べた式でｖｐ ＝ ｖｚ ＝ ＶＤ とすれ
ばこれらの条件よ！０ ＣＲ１＝ＣＲ２＝Ｃ８／２の解
が得られる。また、ｖｐ ）ｖｚ （■のときでも最適
な解が得られる事は明白である。さらに、このときビッ
ト線ＢＯ、Ｂｌにつく全容量をそれぞれＣＢＯ、ＣＢＩ
とすると、ＣＢＯ＝ ＣＢ ＋ Ｃ３ ＣＢＩ ＝ ＣＢ ＋ ＣＲＩ ＋ ＣＲ２となるが、
ＣＲ１＋ＣＲ２＝ Ｃ８としているので、ＣＢＯ＝ＣＢ
１となシこのピット線対では容量のアンバランスはない
。従ってセンスアンプの動作マージンが大きくなると共
に、従来のものに比べてよシ小さなメモリセルからの読
出し信号でも正確に増幅する事が可能である。
ピット線ＢＯ、Ｂｌのプリチャージレベルをｖｐ、メモ
リセルＭＣのＯ情報レベルをＣＮＤ （ＯＶ）、１情報
レベルをＶＤとし、メモリセルＭＣからＯ情報及び１情
報を読み出した時のビット線ＢＯのレベルをそれぞれＶ
ＢＯ及びＶＢＩ、ビ、）ｍＢｌのり７アレンスレベルを
ＶＢＲで表わすと、 どなる。ここ”ｔ’ ＣＲＩ ＋ＣＲ２＝ Ｃ８、ＶＲ
Ｉ ＝ ＶＤ／２とすると上式から、 ＶＢＩ −ＶＢＲ＝ ＶＢＲ−ＶＢＯ という結果が得られる。すなわち、メモリセ／１４ｃか
ら読み出された０又は１情報に対応する微小信号をセン
スアンプで増幅する際に、本発明によるダミーセルＰＣ
テツくられたＣＲＩ ＋ＣＲ２＝ Ｃ８、！−ＶＲＩ
＝ＶＤ ／ ２の条件を満足するときのリファレンスレ
ベルＶＢＲが最適のレベルとなることがわかる。たとえ
ば先に述べた式でｖｐ ＝ ｖｚ ＝ ＶＤ とすれ
ばこれらの条件よ！０ ＣＲ１＝ＣＲ２＝Ｃ８／２の解
が得られる。また、ｖｐ ）ｖｚ （■のときでも最適
な解が得られる事は明白である。さらに、このときビッ
ト線ＢＯ、Ｂｌにつく全容量をそれぞれＣＢＯ、ＣＢＩ
とすると、ＣＢＯ＝ ＣＢ ＋ Ｃ３ ＣＢＩ ＝ ＣＢ ＋ ＣＲＩ ＋ ＣＲ２となるが、
ＣＲ１＋ＣＲ２＝ Ｃ８としているので、ＣＢＯ＝ＣＢ
１となシこのピット線対では容量のアンバランスはない
。従ってセンスアンプの動作マージンが大きくなると共
に、従来のものに比べてよシ小さなメモリセルからの読
出し信号でも正確に増幅する事が可能である。
以上の説明では、ダミーワード線及びレベルシフト信号
線の高レベルから低レベルへのレベル変化をプリチャー
ジ信号線が低レベルになる直前に行うような場合を取り
上げたが、これらのレベル変化はプリチャージ信号線が
高レベルになりビット線を介してダミーセルＤＣの内部
節点がレベルｖｐｉｃ７″リチャージされた後であれば
ワード線が高レベルになる直前まで許される。また、非
選択のダミ−ワード線（第３図には示してない）のレベ
ルは従来と同様に低レベルのままでもよいが、プリチャ
ージ信号線が高レベルの間は被選択のダミーワード線と
同様なレベルとしてダミーセルＤＣ内のレベルをリフレ
ッシュする事もできる。さらに、レベルシフト信号線と
非選択ダミーワード線を高レベルにする時刻はグリチャ
ージ信号線を高レベルにする時刻に合わす必要はなく、
センスアンプによりピット線上の微小信号が適度に大ｆ
Ａ（増幅され、これら信号線のレベル変化に伴って発生
するノイズの影響を受けない程度に信号が大きくなった
時刻以降であれば問題はない。
線の高レベルから低レベルへのレベル変化をプリチャー
ジ信号線が低レベルになる直前に行うような場合を取り
上げたが、これらのレベル変化はプリチャージ信号線が
高レベルになりビット線を介してダミーセルＤＣの内部
節点がレベルｖｐｉｃ７″リチャージされた後であれば
ワード線が高レベルになる直前まで許される。また、非
選択のダミ−ワード線（第３図には示してない）のレベ
ルは従来と同様に低レベルのままでもよいが、プリチャ
ージ信号線が高レベルの間は被選択のダミーワード線と
同様なレベルとしてダミーセルＤＣ内のレベルをリフレ
ッシュする事もできる。さらに、レベルシフト信号線と
非選択ダミーワード線を高レベルにする時刻はグリチャ
ージ信号線を高レベルにする時刻に合わす必要はなく、
センスアンプによりピット線上の微小信号が適度に大ｆ
Ａ（増幅され、これら信号線のレベル変化に伴って発生
するノイズの影響を受けない程度に信号が大きくなった
時刻以降であれば問題はない。
（発明の効果）
以上詳述したように、本発明の半導体メモリでは、ピッ
）ＩＮを介してダミーセル内゛の２つのダミー容量をビ
ット線と同レベルにプリチャージし、これら２つのダミ
ー容量のうち一方のものを介して容量カップリングによ
フダミーセル内のプリチャージレベルを変えてビット線
上に最適な微小信号増幅の為のリファレンスレベルヲ簡
単につくる事ができ、しかも対をなすビット線の容量ア
ンバランスがまったくなくなシ、センスアンプの動作マ
ージンが大きくなるという効果が得られる。
）ＩＮを介してダミーセル内゛の２つのダミー容量をビ
ット線と同レベルにプリチャージし、これら２つのダミ
ー容量のうち一方のものを介して容量カップリングによ
フダミーセル内のプリチャージレベルを変えてビット線
上に最適な微小信号増幅の為のリファレンスレベルヲ簡
単につくる事ができ、しかも対をなすビット線の容量ア
ンバランスがまったくなくなシ、センスアンプの動作マ
ージンが大きくなるという効果が得られる。
さらに、従来の半導体メモリのダミーセルを駆動する為
にはダミーワード線、リセット信号線及びＶＲ電源線の
３本の配線が必要であったが、本発明のものではダミー
ワード線とレベルシフト信号線の２本でよく配置１１本
分を減少することができる。
にはダミーワード線、リセット信号線及びＶＲ電源線の
３本の配線が必要であったが、本発明のものではダミー
ワード線とレベルシフト信号線の２本でよく配置１１本
分を減少することができる。
第１図は本発明の一実施例を示すダミーセルの回路構成
図、第２図は第１図に示した実施例の動作波形図、第３
図は従来のダイナミックメモリのビット線及びセンスア
ンプ周辺の構成を示す図である。 図において、ＳＡはセンスアンプ、ＢＯ，ＢＩハビ、ト
線対、ＭＣはメモリセル、ＤＣはダミーセル、Ｗはワー
ド線、ＤＷはダミーワード線、２はレベルシフト信号線
、ＣＢはビット線容量、Ｃ８はセル容量、ＣＲ１，ＣＲ
２はダミー容量をそれぞれ示す。 第１図 第３図
図、第２図は第１図に示した実施例の動作波形図、第３
図は従来のダイナミックメモリのビット線及びセンスア
ンプ周辺の構成を示す図である。 図において、ＳＡはセンスアンプ、ＢＯ，ＢＩハビ、ト
線対、ＭＣはメモリセル、ＤＣはダミーセル、Ｗはワー
ド線、ＤＷはダミーワード線、２はレベルシフト信号線
、ＣＢはビット線容量、Ｃ８はセル容量、ＣＲ１，ＣＲ
２はダミー容量をそれぞれ示す。 第１図 第３図
Claims (1)
- （１）少なくとも１対のビット線と、前記ビット線に接
続された２値情報を記憶する複数のメモリセルと、前記
ビット線対に接続され当該ビット線上に一定の基準レベ
ルを発生するための１対のダミーセルと、前記ビット線
と前記メモリセルとの間で信号の受渡を制御するための
ワード線と、前記ダミーセルを活性化するためのダミー
ワード線と、前記メモリセルと前記ダミーセルとから読
み出された微少信号を増幅するための前記各ビット線対
に設けられたセンスアンプとを備え、前記ダミーセルが
１つのＭＩＳＦＥＴと第１乃至第２のダミー容量とから
なり、該ＭＩＳＦＥＴのドレイン、ゲート及びソースを
前記ビット線、前記ダミーワード線及び前記第１のダミ
ー容量に接続し、さらに該ＭＩＳＦＥＴのソースとレベ
ルシフト信号線との間に前記第２のダミー容量を接続し
たことを特徴とする半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59209158A JPS6187300A (ja) | 1984-10-05 | 1984-10-05 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59209158A JPS6187300A (ja) | 1984-10-05 | 1984-10-05 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6187300A true JPS6187300A (ja) | 1986-05-02 |
Family
ID=16568276
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59209158A Pending JPS6187300A (ja) | 1984-10-05 | 1984-10-05 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6187300A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6482386A (en) * | 1987-09-22 | 1989-03-28 | Nec Corp | Semiconductor memory |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56153579A (en) * | 1980-04-30 | 1981-11-27 | Nec Corp | Semiconductor storage circuit |
-
1984
- 1984-10-05 JP JP59209158A patent/JPS6187300A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56153579A (en) * | 1980-04-30 | 1981-11-27 | Nec Corp | Semiconductor storage circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6482386A (en) * | 1987-09-22 | 1989-03-28 | Nec Corp | Semiconductor memory |
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