JPS6188523A - 電極の形成方法 - Google Patents
電極の形成方法Info
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- JPS6188523A JPS6188523A JP59209711A JP20971184A JPS6188523A JP S6188523 A JPS6188523 A JP S6188523A JP 59209711 A JP59209711 A JP 59209711A JP 20971184 A JP20971184 A JP 20971184A JP S6188523 A JPS6188523 A JP S6188523A
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- layer
- etching
- gaas
- type
- Prior art date
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- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/01—Manufacture or treatment
- H10D64/011—Manufacture or treatment of electrodes ohmically coupled to a semiconductor
Landscapes
- Electrodes Of Semiconductors (AREA)
- Bipolar Transistors (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、電極の形成方法に係り、特に多層エピタキシ
ャル層中の特定のエピタキシャル層へ電極を形成するの
に好適な電極形成方法に関する。
ャル層中の特定のエピタキシャル層へ電極を形成するの
に好適な電極形成方法に関する。
近年、分子線エピタキシー法（ＭＢＥ） 、有機金属熱
分解法（ＯＭ−ＶＰＥ）法等の単原子レベルでの制御性
をもつエピタキシャル成長法を利用した半導体デバイス
（たとえばヘテロバイポーラトランジスタ；特開昭４９
−４３５８３、選択ドープヘテロ接合型電界効果トラン
ジスタ；特開昭５５−１３２０７４等）が盛んに開発さ
れている。
分解法（ＯＭ−ＶＰＥ）法等の単原子レベルでの制御性
をもつエピタキシャル成長法を利用した半導体デバイス
（たとえばヘテロバイポーラトランジスタ；特開昭４９
−４３５８３、選択ドープヘテロ接合型電界効果トラン
ジスタ；特開昭５５−１３２０７４等）が盛んに開発さ
れている。
ところでこの様な多層膜を利用するデバイスを作成する
場合は高集積化を目指したり、トランジスタの寄生容量
や寄生抵抗を低減させたり、或いは、基板内での平坦性
を向上させたりする目的で電極の構造とその取り出し方
が非常に大きな問題となる。
場合は高集積化を目指したり、トランジスタの寄生容量
や寄生抵抗を低減させたり、或いは、基板内での平坦性
を向上させたりする目的で電極の構造とその取り出し方
が非常に大きな問題となる。
その主たる理由は、多層膜の最上部の膜以外の股、即ち
、中間に存在する膜、基板に近い暎、等に電極を取りつ
ける必要性が生じてくるからである。
、中間に存在する膜、基板に近い暎、等に電極を取りつ
ける必要性が生じてくるからである。
第１図にヘテロバイポーラトランジスタを作成する場合
のエピタキシャル層を示す。即ち半絶縁性Ｇ ａ Ａ
ｓ基板Ｂ上に５０００人程度０ｎ４型Ｇ ａ Ａ ｓ層
Ｉ 、 ３０００人のｎ−ＧａＡｓＲ１１１１，１００
０人のｐ型Ｇ ａ Ａ ｓ ＦＪ ＩＩ［，２０００人
のｎ型Ａ Ｑｏ、３Ｇ ａｏ、、Ａ ｓ層■を基本構造
とする。但し上述の膜厚は標準的なヘテロバイポーラト
ランジスタの値を示したものである。問題は、コレクタ
層であるｎ”ＧａＡｓ層Ｉにオーミックコンタクトを取
り、ベース層であるｐ型Ｇ ａ Ａ ｓ層■にオーミッ
クコンタクトを取る必要性がある。問題はその時に、寄
生容量。
のエピタキシャル層を示す。即ち半絶縁性Ｇ ａ Ａ
ｓ基板Ｂ上に５０００人程度０ｎ４型Ｇ ａ Ａ ｓ層
Ｉ 、 ３０００人のｎ−ＧａＡｓＲ１１１１，１００
０人のｐ型Ｇ ａ Ａ ｓ ＦＪ ＩＩ［，２０００人
のｎ型Ａ Ｑｏ、３Ｇ ａｏ、、Ａ ｓ層■を基本構造
とする。但し上述の膜厚は標準的なヘテロバイポーラト
ランジスタの値を示したものである。問題は、コレクタ
層であるｎ”ＧａＡｓ層Ｉにオーミックコンタクトを取
り、ベース層であるｐ型Ｇ ａ Ａ ｓ層■にオーミッ
クコンタクトを取る必要性がある。問題はその時に、寄
生容量。
寄生抵抗を低くし面内の平坦性をそこなうことなく電極
を取りつける方法が必要となっていた。
を取りつける方法が必要となっていた。
本発明の目的は、複数の相重なる半導体層に選択的に電
極をとりつける方法を提供することにある。
極をとりつける方法を提供することにある。
第２図ａ−ｅに本発明を説明するための多層膜加工工程
の断面図を示す。ここでは第２図ａの如き基板１上の性
質の異なる三層２，３．４において、第２層にのみ接続
する電極を形成する例を示す。
の断面図を示す。ここでは第２図ａの如き基板１上の性
質の異なる三層２，３．４において、第２層にのみ接続
する電極を形成する例を示す。
第４．第３Ｎを選択エツチングするか或いは非常にエツ
チング速度の遅いエツチング液で、第３゜第４層を取り
除いてコンタクト穴４７を形成する。
チング速度の遅いエツチング液で、第３゜第４層を取り
除いてコンタクト穴４７を形成する。
続いて、低圧のＣＶ Ｄ （Ｃｈｅ！ｌ１ｉｃａｌ Ｖ
ａｐｏｒＤｅρｏｓｉｔｉｏｎ ）法や熱酸化（特にＳ
ｉの場合に有効）等の方法で絶縁物５をコンタクト穴の
側壁、底面、半導体第４層の上部に被着される（ｃ）。
ａｐｏｒＤｅρｏｓｉｔｉｏｎ ）法や熱酸化（特にＳ
ｉの場合に有効）等の方法で絶縁物５をコンタクト穴の
側壁、底面、半導体第４層の上部に被着される（ｃ）。
続いてホトレジスタ６等をマスクとして異方性エツチン
グによりコンタクト穴４７の底面部の酸化物５を除去す
る（ｄ）。その後、洗浄後、電極金属７を被着しコンタ
クト穴の部分をうめる（ｅ）。電極金属７の被着後は材
料に応じてアロイの必要のないもの、アロイの必要のあ
るもの（Ｇ ａ Ａ ｓ等）とがある。
グによりコンタクト穴４７の底面部の酸化物５を除去す
る（ｄ）。その後、洗浄後、電極金属７を被着しコンタ
クト穴の部分をうめる（ｅ）。電極金属７の被着後は材
料に応じてアロイの必要のないもの、アロイの必要のあ
るもの（Ｇ ａ Ａ ｓ等）とがある。
以下本発明の電極形成方法を様々なデバイスに利用した
場合の実施例について述べ、本発明をさらに詳しく説明
する。
場合の実施例について述べ、本発明をさらに詳しく説明
する。
実施例１
選択ドープヘテロは接合型ＦＥＴの閾値電圧を制御する
ための埋込み層をもつ構造において、埋込み層にオーミ
ック電極を形成する場合に本発明を実施した場合の工程
例を第３図（ａ）〜（ｅ）に示す。
ための埋込み層をもつ構造において、埋込み層にオーミ
ック電極を形成する場合に本発明を実施した場合の工程
例を第３図（ａ）〜（ｅ）に示す。
半絶縁性ＧａＡｓ基板１０中に選択的に形成されたｐ壁
領域１１を形成後、不純物を故意にはドープしない（ア
ンドープ、不純物レベルは大略１０”ａＩ＋−”程度）
ＧａＡｓ層１２を５０００人程度１さらにｎ型Ａ Ｄ、
Ｇ ａ、−、Ａ ｓ層１３を５００人、ＭＢＥ （分子
線エピタキシー）法により結晶成長させ、ゲート電極１
５１層間絶縁膜１４ （ＣＶＤＳｉＯ，１ｌｉ） を
形成した（ａ）。
領域１１を形成後、不純物を故意にはドープしない（ア
ンドープ、不純物レベルは大略１０”ａＩ＋−”程度）
ＧａＡｓ層１２を５０００人程度１さらにｎ型Ａ Ｄ、
Ｇ ａ、−、Ａ ｓ層１３を５００人、ＭＢＥ （分子
線エピタキシー）法により結晶成長させ、ゲート電極１
５１層間絶縁膜１４ （ＣＶＤＳｉＯ，１ｌｉ） を
形成した（ａ）。
Ｐ型埋込み層１１にオーミック電極を形成するには、ホ
トレジスト１６をマスクにして、フッ酸とフッ化アンモ
ニウムを１；１５に混合したエツチング液で９０秒間エ
ツチング後、ＮＨ４ＯＨ系のＡｆｌ、Ｇａ、−、Ａｓ、
ＧａＡｓのエツチング液（エツチング速度２５０人／ｗ
ｉｎ） で２２分間エッチした（ｂ）、続いてホトレ
ジスト１６を除去後、プラズマＣｖＤ＠によす２０００
人（７）ＳｉＯ２を形成した（ｃ）６次に電極形成のた
めにコンタクト穴４７の底面１７′部分のＳｉＯ２を選
択エッチした。これは例えば平行平板形エツチング装置
にてＮＦ、ガスとＮ２ の混合ガスを用いてエツチング
することによりコンタクト穴４７の底面部のＳｉＯ２の
みを選択的にエツチングできる（ｄ）。
トレジスト１６をマスクにして、フッ酸とフッ化アンモ
ニウムを１；１５に混合したエツチング液で９０秒間エ
ツチング後、ＮＨ４ＯＨ系のＡｆｌ、Ｇａ、−、Ａｓ、
ＧａＡｓのエツチング液（エツチング速度２５０人／ｗ
ｉｎ） で２２分間エッチした（ｂ）、続いてホトレ
ジスト１６を除去後、プラズマＣｖＤ＠によす２０００
人（７）ＳｉＯ２を形成した（ｃ）６次に電極形成のた
めにコンタクト穴４７の底面１７′部分のＳｉＯ２を選
択エッチした。これは例えば平行平板形エツチング装置
にてＮＦ、ガスとＮ２ の混合ガスを用いてエツチング
することによりコンタクト穴４７の底面部のＳｉＯ２の
みを選択的にエツチングできる（ｄ）。
この反応性イオンエツチングで重要なことは指向性の強
いエツチング条件を設定してコンタクト穴の側壁部のＳ
ｉ０．１７’を残すことである。次にｐ壁領域１１への
オーミック電極金属としてＣｒ −Ａ ｕ １８を３０
００人形成した。本実施例のＦＥＴの平面図を第３図（
ｆ）に示す。コンタクト穴１８の面積は今の場合３μｍ
Ｘ ３μｍであった。
いエツチング条件を設定してコンタクト穴の側壁部のＳ
ｉ０．１７’を残すことである。次にｐ壁領域１１への
オーミック電極金属としてＣｒ −Ａ ｕ １８を３０
００人形成した。本実施例のＦＥＴの平面図を第３図（
ｆ）に示す。コンタクト穴１８の面積は今の場合３μｍ
Ｘ ３μｍであった。
実施例２
埋込みＪｕｎｃｔｉｏｎ型ゲートを有する選択ドープヘ
テロ接合型ＦＥＴのゲート電極形成に本発明を適用した
場合の実施例を第４図（ａ）、（ｂ）に示す。
テロ接合型ＦＥＴのゲート電極形成に本発明を適用した
場合の実施例を第４図（ａ）、（ｂ）に示す。
半絶題Ｇ ａ Ａ ｓ基板１０中にｐ壁領域１１を形成
後、ＯＭ−ＶＰＥ法を用いてアンドープＧ ａ Ａ ｓ
層１２を３０００人成長後、ｎ型Ａ Ｑ −Ｇ ａ 、
−Ａ ｓ層１３’１５００人形成後、全面にＳｉＯ２１
４をＣＶＤ法で形成した。次にソース・ドレイン電極１
９．２０を形成した（ａ）。ｐ壁領域１１にオーミック
電極を取りつけ、アンドープＧａＡｓ層１２とｐ壁領域
１１とのＪｕｎｃｔｉｏｎによりヘテロ接合界面の二次
元電子ガス層５０を制御することを特徴とするＦＥＴで
は、実施例１と同様に、埋込みｐ壁領域１１にオーミッ
ク電極を形成する必要がある。具体的な電極形成方法は
実施例１と同様である。
後、ＯＭ−ＶＰＥ法を用いてアンドープＧ ａ Ａ ｓ
層１２を３０００人成長後、ｎ型Ａ Ｑ −Ｇ ａ 、
−Ａ ｓ層１３’１５００人形成後、全面にＳｉＯ２１
４をＣＶＤ法で形成した。次にソース・ドレイン電極１
９．２０を形成した（ａ）。ｐ壁領域１１にオーミック
電極を取りつけ、アンドープＧａＡｓ層１２とｐ壁領域
１１とのＪｕｎｃｔｉｏｎによりヘテロ接合界面の二次
元電子ガス層５０を制御することを特徴とするＦＥＴで
は、実施例１と同様に、埋込みｐ壁領域１１にオーミッ
ク電極を形成する必要がある。具体的な電極形成方法は
実施例１と同様である。
本発明の電極形成の特徴は、電極領域にのみコンタクト
穴を形成し半導体層（第４図では１３゜１２）と絶縁物
を側壁に残した形で電極形成が行なわれているため、半
導体素子間の絶縁性および平坦性にすぐれ、集積化回路
に適用すると特に優れた効果を発揮するという点にある
。コンタクト穴に被着させる絶縁物１７としては５ｉｎ
２以外にもＳ ｉ３１’Ｊ４． Ａ Ｑ、Ｏ，、Ａ Ｑ
Ｎ等を用いることもできる。
穴を形成し半導体層（第４図では１３゜１２）と絶縁物
を側壁に残した形で電極形成が行なわれているため、半
導体素子間の絶縁性および平坦性にすぐれ、集積化回路
に適用すると特に優れた効果を発揮するという点にある
。コンタクト穴に被着させる絶縁物１７としては５ｉｎ
２以外にもＳ ｉ３１’Ｊ４． Ａ Ｑ、Ｏ，、Ａ Ｑ
Ｎ等を用いることもできる。
実施例３
ヘテロバイポーラトランジスタのベース電極形成に本発
明を適用した場合の実施例を第５図（ａ）〜（ｄ）に示
す。
明を適用した場合の実施例を第５図（ａ）〜（ｄ）に示
す。
半絶縁性ＧａＡｓ基板１０上にＯＭ ＶＰＥ法を用い
て、Ｈ２Ｓｅ をドーピングガスとして、１×１０１
＠ｒＩｒｎ−３の濃度で含むｎ型Ｇ ａ Ａ ｓ層２１
を５０００人形成する。次に、アンドープＧａＡｓ層２
２を３０００人形成、さらに、ＺｎをＩ Ｘ Ｉ Ｏ１
ｇ＋ｎ−’の濃度で含むＧａＡｓ層２３（ベース層）を
１０００人、さらにＳｅを２ Ｘ １０”ｍｍ−３含む
ｎ型Ａ Ｑ、Ｇ ａｌ−、Ａ ｓ層（ｘ −０、３）
２４ を２０００人形成後、全面にＣＶ Ｄ法によ
り２０００人のＳｉｎ。
て、Ｈ２Ｓｅ をドーピングガスとして、１×１０１
＠ｒＩｒｎ−３の濃度で含むｎ型Ｇ ａ Ａ ｓ層２１
を５０００人形成する。次に、アンドープＧａＡｓ層２
２を３０００人形成、さらに、ＺｎをＩ Ｘ Ｉ Ｏ１
ｇ＋ｎ−’の濃度で含むＧａＡｓ層２３（ベース層）を
１０００人、さらにＳｅを２ Ｘ １０”ｍｍ−３含む
ｎ型Ａ Ｑ、Ｇ ａｌ−、Ａ ｓ層（ｘ −０、３）
２４ を２０００人形成後、全面にＣＶ Ｄ法によ
り２０００人のＳｉｎ。
層２５を形成した。本実施倒ではベース電極形成工程の
みを示す。ベース領域形成のためフォトレジスト１６を
マスクとしてＮＦ、とＮ２ の混合ガスを用いてＳｉ０
．２５ をドライエツチングで除去する。さらに、
Ａ Ｑ 、Ｇ ａ 、、Ａ ｓ層２４をＧ ａ Ａ ｓ
層２３に対して選択的にエツチングするためＣ２２プラ
ズマを用いてドライエツチングでＡ Ｑ−Ｇ ａｌ−−
Ａ ｓ層２４を選択的に除去した。続いてフォトレジス
ト１６を除去後、全面にＣＶＤ法によりＳｉ０．２７を
２０００人形成した。続いてこのコンタクト穴底面のＳ
ｉＯ２２７’ を実施例１と同様に選択的に除去し、側
面の５ｉｎ２２７’は残した。
みを示す。ベース領域形成のためフォトレジスト１６を
マスクとしてＮＦ、とＮ２ の混合ガスを用いてＳｉ０
．２５ をドライエツチングで除去する。さらに、
Ａ Ｑ 、Ｇ ａ 、、Ａ ｓ層２４をＧ ａ Ａ ｓ
層２３に対して選択的にエツチングするためＣ２２プラ
ズマを用いてドライエツチングでＡ Ｑ−Ｇ ａｌ−−
Ａ ｓ層２４を選択的に除去した。続いてフォトレジス
ト１６を除去後、全面にＣＶＤ法によりＳｉ０．２７を
２０００人形成した。続いてこのコンタクト穴底面のＳ
ｉＯ２２７’ を実施例１と同様に選択的に除去し、側
面の５ｉｎ２２７’は残した。
続イテ、Ｍｇイオン２３′を１００ｋＶの加速電圧でＩ
Ｘ １０ ” ｒｍ７”のドーズ量のイオン注入を行
なった。フォトレジスト１６′を除去し、Ａｓ雰囲気中
で８５０℃２０分間のアニールを行なった。この様にし
て、ｐ型ベース領域２３と接続するｐ９領域２３′を形
成した。続いてこのｐ３領域にオーミック接続するため
にＣｒ−Ａｕ１８を形成した。、Ｐ′″領域２３′形成
にはＺｎ等のｐ型ドーパントの拡散法を用いても良い。
Ｘ １０ ” ｒｍ７”のドーズ量のイオン注入を行
なった。フォトレジスト１６′を除去し、Ａｓ雰囲気中
で８５０℃２０分間のアニールを行なった。この様にし
て、ｐ型ベース領域２３と接続するｐ９領域２３′を形
成した。続いてこのｐ３領域にオーミック接続するため
にＣｒ−Ａｕ１８を形成した。、Ｐ′″領域２３′形成
にはＺｎ等のｐ型ドーパントの拡散法を用いても良い。
実施例４
ヘテロ接合界面に蓄積する二次元状坦体をヘテロ接合界
面型直方向に電流を取り出す型のＦＥＴのドレイン電極
形成に本発明を適用した場合の実施例を第６図（ａ）〜
（ｅ）に示す。
面型直方向に電流を取り出す型のＦＥＴのドレイン電極
形成に本発明を適用した場合の実施例を第６図（ａ）〜
（ｅ）に示す。
ｎ型領域１１を選択的に基板中に有する半絶縁性ＧａＡ
ｓ基板１０上にｐ−ＧａＡｓ層２６（ドーピングレベル
は１０１ｓ画一１〜１０”ｍｍ−３）を１０００人ＭＢ
Ｅ法で成長後、さらにＳｉをＩ×１０”＋ｎｙ＋−３含
むｎ型Ａ Ｑ、Ｇ ａｌ−、Ａ ｓ層２４を５００人成
長した。ゲート電極１５を形成後２０００人のＣＶ Ｄ
Ｓ ｉ○２２５ を被着させた（ａ）。実施例１と同
様な方法によりｎ型埋込み層１１′にオーミック電極を
形成するためのコンタクト穴を形成し、ドレイン金属１
８′“を形成する。今の場合ｎ型ＧａＡｓへのオーミッ
クコンタクトのため。
ｓ基板１０上にｐ−ＧａＡｓ層２６（ドーピングレベル
は１０１ｓ画一１〜１０”ｍｍ−３）を１０００人ＭＢ
Ｅ法で成長後、さらにＳｉをＩ×１０”＋ｎｙ＋−３含
むｎ型Ａ Ｑ、Ｇ ａｌ−、Ａ ｓ層２４を５００人成
長した。ゲート電極１５を形成後２０００人のＣＶ Ｄ
Ｓ ｉ○２２５ を被着させた（ａ）。実施例１と同
様な方法によりｎ型埋込み層１１′にオーミック電極を
形成するためのコンタクト穴を形成し、ドレイン金属１
８′“を形成する。今の場合ｎ型ＧａＡｓへのオーミッ
クコンタクトのため。
Ａ ｕ −Ｇ ｅ ／ Ｎ ｉ ／ Ａｕ １８ ”’
を使用した。。
を使用した。。
第６図（ｃ）にはゲート領域１５、ドレイン金属１１′
、ドレイン電極１８の平面図を示す。
、ドレイン電極１８の平面図を示す。
以上実施例ではＧ ａ Ａ ｓ 、 Ａ Ｑ、Ｇ ａ、
、Ａ ｓ、を用いたデバイスに本発明を適用した例のみ
を示してきた。しかしながら本発明はＮ３−のエピタキ
シャル成長層に電極を形成する場合には、ｐ（６化膜を
利用できるのでさらに有効となる。ＩｎＰ、ＩｎＧａＡ
ｓＰ等の他の化合物半導体を用いたデバイスの電極形成
にも本発明を実施できることは言をまたない。
、Ａ ｓ、を用いたデバイスに本発明を適用した例のみ
を示してきた。しかしながら本発明はＮ３−のエピタキ
シャル成長層に電極を形成する場合には、ｐ（６化膜を
利用できるのでさらに有効となる。ＩｎＰ、ＩｎＧａＡ
ｓＰ等の他の化合物半導体を用いたデバイスの電極形成
にも本発明を実施できることは言をまたない。
本発明の電極形成方法を用いれば、電極領域のみコンタ
クト穴を形成し、絶縁物を被着させ、コンタクト穴底面
の絶縁物を除去し、電極を形成するので、平坦性に優れ
、集積回路に特に好適な電極を形成できる。
クト穴を形成し、絶縁物を被着させ、コンタクト穴底面
の絶縁物を除去し、電極を形成するので、平坦性に優れ
、集積回路に特に好適な電極を形成できる。
第１図は本発明の詳細な説明するための多層エピタキシ
ャル層の断面図、第２図は本発明の電極形成方法を説明
するための工程を示す断面図、第３〜６図は本発明の実
施例の工程を示す断面図および電極形成部の平面図であ
る。 １・・・基板、２・・・電極形成を所要とする半導体層
、３．４・・・他の半導体層、４７・・コンタクト穴、
５％１ 図 ％Ｚ 図 茗３図 Ｚ ３ 国 第 ５ 図 第 ５ 図 ／ｇ
ャル層の断面図、第２図は本発明の電極形成方法を説明
するための工程を示す断面図、第３〜６図は本発明の実
施例の工程を示す断面図および電極形成部の平面図であ
る。 １・・・基板、２・・・電極形成を所要とする半導体層
、３．４・・・他の半導体層、４７・・コンタクト穴、
５％１ 図 ％Ｚ 図 茗３図 Ｚ ３ 国 第 ５ 図 第 ５ 図 ／ｇ
Claims (1)
- １、電極を形成したい半導体層（ I ）上に少なくとも
１種類の半導体層（II）を有する半導体装置において、
電極領域の半導体層（II）を除去し、除去した領域と半
導体層（ I ）の上部の一部に絶縁物を被着させ、電極
領域で半導体層（ I ）に接する前記被着絶縁物を選択
的に除去することを特徴とする半導体層（ I ）への電
極の形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59209711A JPS6188523A (ja) | 1984-10-08 | 1984-10-08 | 電極の形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59209711A JPS6188523A (ja) | 1984-10-08 | 1984-10-08 | 電極の形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6188523A true JPS6188523A (ja) | 1986-05-06 |
Family
ID=16577377
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59209711A Pending JPS6188523A (ja) | 1984-10-08 | 1984-10-08 | 電極の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6188523A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0246761A (ja) * | 1988-08-09 | 1990-02-16 | Ricoh Co Ltd | 半導体集積回路装置 |
-
1984
- 1984-10-08 JP JP59209711A patent/JPS6188523A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0246761A (ja) * | 1988-08-09 | 1990-02-16 | Ricoh Co Ltd | 半導体集積回路装置 |
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