JPH046834A - シリコン窒化膜の成膜方法 - Google Patents
シリコン窒化膜の成膜方法Info
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- JPH046834A JPH046834A JP2107376A JP10737690A JPH046834A JP H046834 A JPH046834 A JP H046834A JP 2107376 A JP2107376 A JP 2107376A JP 10737690 A JP10737690 A JP 10737690A JP H046834 A JPH046834 A JP H046834A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はシリコン窒化膜の成膜方法に関するものである
。
。
シリコン窒化膜は、薄膜トランジスタやＭＯ５型集積回
路素子のゲート絶縁膜等として用いられている。
路素子のゲート絶縁膜等として用いられている。
このシリコン窒化膜は、一般にプラズマＣＶＤ装置によ
って成膜されており、従来は、ＲＦ放電のパワー密度を
１２０〜１３０ ｍ Ｗ ／ ｃ ｍ ２程度に制御し
て、シリコン原子Ｓ＋と窒素原子Ｎとの組成比Ｓｉ ／
Ｎが化学量論比（Ｓｉ／Ｎ−０，７５）より僅かに窒素
原子Ｎの量が多いシリコン窒化膜を成膜している。
って成膜されており、従来は、ＲＦ放電のパワー密度を
１２０〜１３０ ｍ Ｗ ／ ｃ ｍ ２程度に制御し
て、シリコン原子Ｓ＋と窒素原子Ｎとの組成比Ｓｉ ／
Ｎが化学量論比（Ｓｉ／Ｎ−０，７５）より僅かに窒素
原子Ｎの量が多いシリコン窒化膜を成膜している。
しかしながら、上記従来の成膜方法で成膜されたシリコ
ン窒化膜は、絶縁破壊耐圧が悪いという問題をもってい
る。
ン窒化膜は、絶縁破壊耐圧が悪いという問題をもってい
る。
すなわち、第２図は従来の成膜方法で成膜されたシリコ
ン窒化膜の絶縁破壊耐圧ヒストグラムを示し、第３図お
よび第４図はシリコン窒化膜の絶縁破壊耐圧の測定に用
いた被検体を示している。
ン窒化膜の絶縁破壊耐圧ヒストグラムを示し、第３図お
よび第４図はシリコン窒化膜の絶縁破壊耐圧の測定に用
いた被検体を示している。
前記被検体は、第３図および第４図に示すように、ガラ
ス基板１面にストライプ状の下部電極２を多数本互いに
平行に形成し、その上にシリコン窒化膜３を成膜して、
このシリコン窒化膜３の上に前記下部電極２と直交する
ストライブ状の上部電極４を多数本互いに平行に形成し
たもので、シリコン窒化膜３の絶縁破壊耐圧は、各下部
電極２に順次電圧を印加し、１本の下部電極２に電圧を
印加するごとに各上部電極４に流れる電流の有無を順次
チエツクする方法により、下部電極２と上部電極４とが
交差している電極対向部の全てについて測定した。
ス基板１面にストライプ状の下部電極２を多数本互いに
平行に形成し、その上にシリコン窒化膜３を成膜して、
このシリコン窒化膜３の上に前記下部電極２と直交する
ストライブ状の上部電極４を多数本互いに平行に形成し
たもので、シリコン窒化膜３の絶縁破壊耐圧は、各下部
電極２に順次電圧を印加し、１本の下部電極２に電圧を
印加するごとに各上部電極４に流れる電流の有無を順次
チエツクする方法により、下部電極２と上部電極４とが
交差している電極対向部の全てについて測定した。
なお、前記被検体としては、電極対向部の総数が６９１
，２００、全ての電極対向部の総面積が２．０７ｃｍ２
で、かつシリコン窒化膜３を、基 板 温 度
； ２５０℃プロセスガス； ５ＩＨ４３０ＣＣＭ
Ｎ Ｈ、６０ＣＣＭ Ｎ２ ３９０ＣＣＭ 圧 力 ； Ｑ、 ５ＴｏｒｒＲＦ
放電周波数； １３．５６ＭＨ２放電パワー密度；
１２７ｍＷ／ｃｍ２の成膜条件でプラズマＣＶＤ装置に
より１０００人の膜厚に成膜したものを使用した。この
シリコン窒化膜３の組成比は、Ｓｔ／Ｎ＝０．６９であ
る。
，２００、全ての電極対向部の総面積が２．０７ｃｍ２
で、かつシリコン窒化膜３を、基 板 温 度
； ２５０℃プロセスガス； ５ＩＨ４３０ＣＣＭ
Ｎ Ｈ、６０ＣＣＭ Ｎ２ ３９０ＣＣＭ 圧 力 ； Ｑ、 ５ＴｏｒｒＲＦ
放電周波数； １３．５６ＭＨ２放電パワー密度；
１２７ｍＷ／ｃｍ２の成膜条件でプラズマＣＶＤ装置に
より１０００人の膜厚に成膜したものを使用した。この
シリコン窒化膜３の組成比は、Ｓｔ／Ｎ＝０．６９であ
る。
そして、前記被検体について、電極２．４間に印加する
電界強度を連続的に変化させながら、前記シリコン窒化
膜３の絶縁破壊耐圧を測定したところ、このシリコン窒
化膜３の各印加電界強度での絶縁破壊発生率（電極対向
部の総数に対する絶縁破壊が発生した電極対向部の数の
比率）は、第２図の通りであった。なお、ここでは、ｌ
Ｘｌ０−６Ａ以上の電流が流れた電極対向部を絶縁破壊
を生じた不良部と判定した。
電界強度を連続的に変化させながら、前記シリコン窒化
膜３の絶縁破壊耐圧を測定したところ、このシリコン窒
化膜３の各印加電界強度での絶縁破壊発生率（電極対向
部の総数に対する絶縁破壊が発生した電極対向部の数の
比率）は、第２図の通りであった。なお、ここでは、ｌ
Ｘｌ０−６Ａ以上の電流が流れた電極対向部を絶縁破壊
を生じた不良部と判定した。
この第２図の絶縁破壊耐圧ヒストグラムのように、従来
の成膜方法で成膜されたシリコン窒化膜は、３ Ｍ Ｖ
／ ｃ ｍ ２以下の弱い印加電界強度で発生するＡ
モード不良（ピンホールによる初期不良）が、Ｉ Ｍ
Ｖ ／ ｃ ｍ ２で約５％、２ Ｍ Ｖ ／ ｃ ｍ
２で約２，５％と大きな比率で発生し、また３ＭＶ／
ｃｍ２より大きな印加電界強度で発生するＢモード不良
（ウィークスポットによる不良）が、５ Ｍ Ｖ ／
ｃ ｍ ２で約５．２％、６ Ｍ Ｖ ／ ｃ ｍ ２
て約１４．３％、７ Ｍ Ｖ ／ ｃ ｍ ２で約２．
６％とかなり大きな比率で発生した。なお、第２図には
ＲＦ放電のパワー密度を１２７ｍＷ／ｃｍ２に制御して
成膜したシリコン窒化膜の絶縁破壊耐圧ヒストグラムを
示したが、放電パワー密度を１２０〜１３０ｍＷ／ｃｍ
２程度に制御する従来の成膜方法で成膜されたシリコン
窒化膜は、いずれも第２図とほぼ同様な絶縁破壊耐圧を
示す。
の成膜方法で成膜されたシリコン窒化膜は、３ Ｍ Ｖ
／ ｃ ｍ ２以下の弱い印加電界強度で発生するＡ
モード不良（ピンホールによる初期不良）が、Ｉ Ｍ
Ｖ ／ ｃ ｍ ２で約５％、２ Ｍ Ｖ ／ ｃ ｍ
２で約２，５％と大きな比率で発生し、また３ＭＶ／
ｃｍ２より大きな印加電界強度で発生するＢモード不良
（ウィークスポットによる不良）が、５ Ｍ Ｖ ／
ｃ ｍ ２で約５．２％、６ Ｍ Ｖ ／ ｃ ｍ ２
て約１４．３％、７ Ｍ Ｖ ／ ｃ ｍ ２で約２．
６％とかなり大きな比率で発生した。なお、第２図には
ＲＦ放電のパワー密度を１２７ｍＷ／ｃｍ２に制御して
成膜したシリコン窒化膜の絶縁破壊耐圧ヒストグラムを
示したが、放電パワー密度を１２０〜１３０ｍＷ／ｃｍ
２程度に制御する従来の成膜方法で成膜されたシリコン
窒化膜は、いずれも第２図とほぼ同様な絶縁破壊耐圧を
示す。
このように、前記従来の成膜方法で成膜されたシリコン
窒化膜は、絶縁破壊耐圧か悪く、したがってこのシリコ
ン窒化膜をゲート絶縁膜とする薄膜トランジスタやＭＯ
Ｓ型集積回路素子は、絶縁不良の発生率が高くて、製造
歩留および信頼性が低くかった。
窒化膜は、絶縁破壊耐圧か悪く、したがってこのシリコ
ン窒化膜をゲート絶縁膜とする薄膜トランジスタやＭＯ
Ｓ型集積回路素子は、絶縁不良の発生率が高くて、製造
歩留および信頼性が低くかった。
本発明はこのような実情にかんがみてなされたものであ
って、その目的とするところは、高い絶縁破壊耐圧を有
するシリコン窒化膜を得ることができるシリコン窒化膜
の成膜方法を提供することにある。
って、その目的とするところは、高い絶縁破壊耐圧を有
するシリコン窒化膜を得ることができるシリコン窒化膜
の成膜方法を提供することにある。
本発明は、プラズマＣＶＤ装置によるシリコン窒化膜の
成膜において、ＲＦ放電のパワー密度を６０〜１００ｍ
Ｗ／ｃｍ２に制御することを特徴とするものである。
成膜において、ＲＦ放電のパワー密度を６０〜１００ｍ
Ｗ／ｃｍ２に制御することを特徴とするものである。
このようにＲＦ放電のパワー密度を６０〜１００ｍＷ／
ｃｍ２に制御して成膜したシリコン窒化膜は、その絶縁
破壊耐圧か極めて高い。
ｃｍ２に制御して成膜したシリコン窒化膜は、その絶縁
破壊耐圧か極めて高い。
以下、本発明の一実施例を説明する。
この実施例では、シリコン窒化膜を、
基 板 温 度 ； ２５０℃プロセスガス；
ＳｉＳｉＨ４３０ＣＣＨ、６０ＣＣＭ Ｎ２ ３９０ＣＣＭ 圧 力 ： ０． ５ＴｏｒｒＲＦ
放電周波数； １３．５６ＭＨｚ放電パワー密度；
８４ｍＷ／ｃｍ２の成膜条件でプラズマＣＶＤ装置に
より１０００人の膜厚に成膜した。なお、この成膜条件
は、ＲＦ放電のパワー密度を８４ ｍ Ｗ ／ ｃ ｍ
２とした以外は、前述した被検体のシリコン窒化膜を
従来の成膜方法で成膜したときの成膜条件と同じである
。
ＳｉＳｉＨ４３０ＣＣＨ、６０ＣＣＭ Ｎ２ ３９０ＣＣＭ 圧 力 ： ０． ５ＴｏｒｒＲＦ
放電周波数； １３．５６ＭＨｚ放電パワー密度；
８４ｍＷ／ｃｍ２の成膜条件でプラズマＣＶＤ装置に
より１０００人の膜厚に成膜した。なお、この成膜条件
は、ＲＦ放電のパワー密度を８４ ｍ Ｗ ／ ｃ ｍ
２とした以外は、前述した被検体のシリコン窒化膜を
従来の成膜方法で成膜したときの成膜条件と同じである
。
このようにＲＦ放電のパワー密度を８４ ｍ Ｗ ／ｃ
ｍ２に制御して成膜したシリコン窒化膜の組成比はＳｔ
／Ｎ−０，８３であり、このシリコン窒化膜は、化学量
論比（Ｓｉ ／Ｎ−０，７５）より若干シリコンＳｉの
量が多い組成となっている。
ｍ２に制御して成膜したシリコン窒化膜の組成比はＳｔ
／Ｎ−０，８３であり、このシリコン窒化膜は、化学量
論比（Ｓｉ ／Ｎ−０，７５）より若干シリコンＳｉの
量が多い組成となっている。
そして、前記実施例の成膜方法で成膜したシリコン窒化
膜は、Ａモード不良がほとんど無く、またＢモード不良
も非常に僅かな、極めて高い絶縁破壊耐圧をもっている
。
膜は、Ａモード不良がほとんど無く、またＢモード不良
も非常に僅かな、極めて高い絶縁破壊耐圧をもっている
。
すなわち、第１図は、第３図および第４図に示した被検
体のシリコン窒化膜３を前記実施例の成膜方法で成膜し
、この被検体について、電極２゜４間に印加する電界強
度を連続的に変化させながらシリコン窒化膜３の絶縁破
壊耐圧を測定した結果を示した絶縁破壊耐圧ヒストグラ
ムである。なお、この絶縁破壊耐圧の測定は、従来の成
膜方法で成膜したシリコン窒化膜の絶縁破壊耐圧測定と
同じ条件で行ない、Ｉ Ｘ １０−６Ａ以上の電流が流
れた電極対向部を絶縁破壊を生じた不良部と判定した。
体のシリコン窒化膜３を前記実施例の成膜方法で成膜し
、この被検体について、電極２゜４間に印加する電界強
度を連続的に変化させながらシリコン窒化膜３の絶縁破
壊耐圧を測定した結果を示した絶縁破壊耐圧ヒストグラ
ムである。なお、この絶縁破壊耐圧の測定は、従来の成
膜方法で成膜したシリコン窒化膜の絶縁破壊耐圧測定と
同じ条件で行ない、Ｉ Ｘ １０−６Ａ以上の電流が流
れた電極対向部を絶縁破壊を生じた不良部と判定した。
この第１図の絶縁破壊耐圧ヒストグラムのように、前記
実施例の成膜方法で成膜されたシリコン窒化膜は、３Ｍ
Ｖ／ｃｍ２以下の弱い印加電界強度で発生するＡモード
不良はほぼ完全に無くなっており、また３ Ｍ Ｖ ／
ｃ ｍ ２より大きな印加電界強度で発生するＢモー
ド不良も、５ Ｍ Ｖ ／ ｃ ｍ ２で約０．４％、
６ Ｍ Ｖ ／ ｃ ｍ ２で約０，６％、７ Ｍ Ｖ
／ ｃ ｍ ２で約０．４％、９ Ｍ Ｖ ／ ｃ
ｍ ２で約Ｏ１３％と極めて小さい比率でしか発生しな
かった。
実施例の成膜方法で成膜されたシリコン窒化膜は、３Ｍ
Ｖ／ｃｍ２以下の弱い印加電界強度で発生するＡモード
不良はほぼ完全に無くなっており、また３ Ｍ Ｖ ／
ｃ ｍ ２より大きな印加電界強度で発生するＢモー
ド不良も、５ Ｍ Ｖ ／ ｃ ｍ ２で約０．４％、
６ Ｍ Ｖ ／ ｃ ｍ ２で約０，６％、７ Ｍ Ｖ
／ ｃ ｍ ２で約０．４％、９ Ｍ Ｖ ／ ｃ
ｍ ２で約Ｏ１３％と極めて小さい比率でしか発生しな
かった。
このように、前記実施例の成膜方法で成膜したシリコン
窒化膜は、その絶縁破壊耐圧が極めて高く、したがって
、このシリコン窒化膜を薄膜トランジスタやＭＯ５型集
積回路素子のゲート絶縁膜とすれば、この薄膜トランジ
スタやＭＯ５型集積回路素子の絶縁不良の発生率を大幅
に少なくして、その製造歩留および信頼性を向上させる
ことができるし、またゲート絶縁膜（シリコン窒化膜）
の絶縁破壊耐圧が高いためにその膜厚を薄くできるから
、ゲート電極に印加するゲート電圧が同じでも、半導体
層により強い電界をかけてオン電流を大きくとることが
できる。
窒化膜は、その絶縁破壊耐圧が極めて高く、したがって
、このシリコン窒化膜を薄膜トランジスタやＭＯ５型集
積回路素子のゲート絶縁膜とすれば、この薄膜トランジ
スタやＭＯ５型集積回路素子の絶縁不良の発生率を大幅
に少なくして、その製造歩留および信頼性を向上させる
ことができるし、またゲート絶縁膜（シリコン窒化膜）
の絶縁破壊耐圧が高いためにその膜厚を薄くできるから
、ゲート電極に印加するゲート電圧が同じでも、半導体
層により強い電界をかけてオン電流を大きくとることが
できる。
また、前記実施例の成膜方法で成膜したシリコン窒化膜
は、その組成比がＳｌ ／Ｎ−０，８３と、化学量論比
より若干シリコンＳｔの量が多い組成となり、したがっ
てこのシリコン窒化膜をゲート絶縁膜とする薄膜トラン
ジスタ等はそのＶ。
は、その組成比がＳｌ ／Ｎ−０，８３と、化学量論比
より若干シリコンＳｔの量が多い組成となり、したがっ
てこのシリコン窒化膜をゲート絶縁膜とする薄膜トラン
ジスタ等はそのＶ。
ＩＤ特性にヒステリシス性をもつようになるが、シリコ
ン窒化膜の組成比が５１ ／Ｎ−０，８３程度では、前
記システリシス性は僅かであるから、薄膜トランジスタ
等の動作特性に大きく影響することはない。
ン窒化膜の組成比が５１ ／Ｎ−０，８３程度では、前
記システリシス性は僅かであるから、薄膜トランジスタ
等の動作特性に大きく影響することはない。
なお、前記実施例では、ＲＦ放電のパワー密度を８４ｍ
Ｗ／ｃｍ２としたが、この放電パワー密度は、６０〜１
００ｍＷ／ｃｍ２の範囲であればよく、この範囲の放電
パワー密度で成膜されたシリコン窒化膜は、いずれも第
１図とほぼ同様な絶縁破壊耐圧を示す。
Ｗ／ｃｍ２としたが、この放電パワー密度は、６０〜１
００ｍＷ／ｃｍ２の範囲であればよく、この範囲の放電
パワー密度で成膜されたシリコン窒化膜は、いずれも第
１図とほぼ同様な絶縁破壊耐圧を示す。
本発明のように、プラズマＣＶＤ装置によるシリコン窒
化膜の成膜において、ＲＦ放電のパワー密度を６０〜１
００ｍＷ／ｃｍ２に制御すれば、高い絶縁破壊耐圧を有
するシリコン窒化膜を得ることができる。
化膜の成膜において、ＲＦ放電のパワー密度を６０〜１
００ｍＷ／ｃｍ２に制御すれば、高い絶縁破壊耐圧を有
するシリコン窒化膜を得ることができる。
第１図は本発明の一実施例で成膜したシリコン窒化膜の
絶縁破壊耐圧ヒストグラムを示す図、第２図は従来の成
膜方法で成膜したシリコン窒化膜の絶縁破壊耐圧ヒスト
グラムを示す図、第３図および第４図はシリコン窒化膜
の絶縁破壊耐圧の測定に用いた被検体の平面図およびそ
の一部分の拡大断面図である。 出願人 カシオ計算機株式会社 第 図 印加電界銀４（ＭＶ／ｃｒｙ？）
絶縁破壊耐圧ヒストグラムを示す図、第２図は従来の成
膜方法で成膜したシリコン窒化膜の絶縁破壊耐圧ヒスト
グラムを示す図、第３図および第４図はシリコン窒化膜
の絶縁破壊耐圧の測定に用いた被検体の平面図およびそ
の一部分の拡大断面図である。 出願人 カシオ計算機株式会社 第 図 印加電界銀４（ＭＶ／ｃｒｙ？）
Claims (1)
- プラズマＣＶＤ装置によるシリコン窒化膜の成膜にお
いて、ＲＦ放電のパワー密度を６０〜１００ｍＷ／ｃｍ
＾２に制御することを特徴とするシリコン窒化膜の成膜
方法。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2107376A JPH046834A (ja) | 1990-04-25 | 1990-04-25 | シリコン窒化膜の成膜方法 |
| US07/690,816 US5284789A (en) | 1990-04-25 | 1991-04-23 | Method of forming silicon-based thin film and method of manufacturing thin film transistor using silicon-based thin film |
| EP91106621A EP0454100B1 (en) | 1990-04-25 | 1991-04-24 | Method of forming silicon nitride thin film and method of manufacturing thin film transistor using silicon nitride thin film |
| DE69128210T DE69128210T2 (de) | 1990-04-25 | 1991-04-24 | Verfahren zum Herstellen Siliciumnitrid dünner Filme und Verfahren zum Herstellen eines Dünnfilmtransistors unter Verwendung Siliciumnitrid dünner Filme |
| KR1019910006715A KR940008356B1 (ko) | 1990-04-25 | 1991-04-25 | 실리콘계 박막의 성막 방법 및 이 박막을 이용한 박막 트랜지스터의 제조방법 |
| US07/975,282 US5367179A (en) | 1990-04-25 | 1992-11-12 | Thin-film transistor having electrodes made of aluminum, and an active matrix panel using same |
| US08/004,641 US5243202A (en) | 1990-04-25 | 1993-01-12 | Thin-film transistor and a liquid crystal matrix display device using thin-film transistors of this type |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2107376A JPH046834A (ja) | 1990-04-25 | 1990-04-25 | シリコン窒化膜の成膜方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH046834A true JPH046834A (ja) | 1992-01-10 |
Family
ID=14457539
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2107376A Pending JPH046834A (ja) | 1990-04-25 | 1990-04-25 | シリコン窒化膜の成膜方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH046834A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20130256266A1 (en) * | 2012-03-30 | 2013-10-03 | Andreas Fischer | Methods and apparatuses for effectively reducing gas residence time in a plasma processing chamber |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62200768A (ja) * | 1986-02-27 | 1987-09-04 | Fujitsu Ltd | 薄膜トランジスタの製造方法 |
| JPS62291064A (ja) * | 1986-06-11 | 1987-12-17 | Oki Electric Ind Co Ltd | 薄膜トランジスタの製造方法 |
| JPS6350477A (ja) * | 1986-08-19 | 1988-03-03 | Fujitsu Ltd | 薄膜装置の形成方法 |
-
1990
- 1990-04-25 JP JP2107376A patent/JPH046834A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62200768A (ja) * | 1986-02-27 | 1987-09-04 | Fujitsu Ltd | 薄膜トランジスタの製造方法 |
| JPS62291064A (ja) * | 1986-06-11 | 1987-12-17 | Oki Electric Ind Co Ltd | 薄膜トランジスタの製造方法 |
| JPS6350477A (ja) * | 1986-08-19 | 1988-03-03 | Fujitsu Ltd | 薄膜装置の形成方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20130256266A1 (en) * | 2012-03-30 | 2013-10-03 | Andreas Fischer | Methods and apparatuses for effectively reducing gas residence time in a plasma processing chamber |
| US9299541B2 (en) * | 2012-03-30 | 2016-03-29 | Lam Research Corporation | Methods and apparatuses for effectively reducing gas residence time in a plasma processing chamber |
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