JPS6188567A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS6188567A JPS6188567A JP59209876A JP20987684A JPS6188567A JP S6188567 A JPS6188567 A JP S6188567A JP 59209876 A JP59209876 A JP 59209876A JP 20987684 A JP20987684 A JP 20987684A JP S6188567 A JPS6188567 A JP S6188567A
- Authority
- JP
- Japan
- Prior art keywords
- wafer
- field effect
- compound semiconductor
- effect transistor
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/40—Crystalline structures
- H10D62/405—Orientations of crystalline planes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
- H10D30/87—FETs having Schottky gate electrodes, e.g. metal-semiconductor FETs [MESFET]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
- H10D62/85—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group III-V materials, e.g. GaAs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、化合物半導体ウェハ上に複数の電界効果型ト
ランジスタを形成した場合、その全ての特性を均一化す
るのに有効な構成をもった半導体装置に関する。
ランジスタを形成した場合、その全ての特性を均一化す
るのに有効な構成をもった半導体装置に関する。
従来、ＧａＡｓウェハに電界効果型トランジスタを形成
する場合、主表面が（１００）面であるＧａＡｓウェハ
にドレイン電流が＜０１１＞軸と平行に流れる向きを採
っている。
する場合、主表面が（１００）面であるＧａＡｓウェハ
にドレイン電流が＜０１１＞軸と平行に流れる向きを採
っている。
このようにするのは、諸素子の形成が完了したＧａＡｓ
ウェハをチップに分離する場合に襞間し易いことが主た
る理由になっている。
ウェハをチップに分離する場合に襞間し易いことが主た
る理由になっている。
また、現在、化合物半導体を材料とする集積回路は、そ
の実用化に向けて多くの開発・研究かなされているが、
その場合、集積回路に含まれ電界効果型トランジスタの
特性を均一化することが不可欠である。
の実用化に向けて多くの開発・研究かなされているが、
その場合、集積回路に含まれ電界効果型トランジスタの
特性を均一化することが不可欠である。
通常、ＧａＡｓウェハに複数の電界効果型トランジスタ
を形成した場合、各電界効果型トランジスタの闇値電圧
■いのバラツキは大きいことが知られている。
を形成した場合、各電界効果型トランジスタの闇値電圧
■いのバラツキは大きいことが知られている。
この理由は、Ｇ ａ Ａ ｓ 基板とパノシヘーション
用絶縁膜との間のストレスに依って電界効果型トランジ
スタのチャネル領域にピエゾ電荷が生ずる為であるとさ
れている（Ｃｈａｎｇ、Ｍ、Ｆ、ほか、Ａｐｐｌ、Ｐｈ
ｙｓ、Ｌｅｔｔ、、ｖｏｌ。
用絶縁膜との間のストレスに依って電界効果型トランジ
スタのチャネル領域にピエゾ電荷が生ずる為であるとさ
れている（Ｃｈａｎｇ、Ｍ、Ｆ、ほか、Ａｐｐｌ、Ｐｈ
ｙｓ、Ｌｅｔｔ、、ｖｏｌ。
４５、ｎｏ、３．ｐｐ、２７９−２８１．Ａｕｇ。
１．１９８４＞。
第３図は（１００）面を主面とするＧａＡｓウェハにド
レイン電流が＜０１丁＞軸に平行となるよう電界効果型
トランジスタを形成した場合、闇値電圧Ｖいがパッシベ
ーション用絶縁膜の膜厚に依存して如何に変化するかを
表す線図である。
レイン電流が＜０１丁＞軸に平行となるよう電界効果型
トランジスタを形成した場合、闇値電圧Ｖいがパッシベ
ーション用絶縁膜の膜厚に依存して如何に変化するかを
表す線図である。
図では、縦軸に闇値電圧Ｖいを、横軸にゲート長Ｌ９を
それぞれ採り、バソシヘーション用絶縁膜である二酸化
シリコン（ＳｉＯｚ）膜の厚さｄをバラメークとしであ
る。
それぞれ採り、バソシヘーション用絶縁膜である二酸化
シリコン（ＳｉＯｚ）膜の厚さｄをバラメークとしであ
る。
図から判るように、短チャネルになると闇値電圧Ｖｔｈ
はＳ ｉ Ｏ２膜の厚さｄに依って大きなバラツキを生
じている。尚、この種の半導体装置を短チヤネル化する
ことは集積度を向上する面で不可欠であるのは云うまで
もない。
はＳ ｉ Ｏ２膜の厚さｄに依って大きなバラツキを生
じている。尚、この種の半導体装置を短チヤネル化する
ことは集積度を向上する面で不可欠であるのは云うまで
もない。
−ｍに、化合物半導体を用いた集積回路は、シリコン半
導体を用いた集積回路と比較すると未だに不安定な面が
多い。
導体を用いた集積回路と比較すると未だに不安定な面が
多い。
前記のような集積回路に於いて、その中に含まれている
多数の電界効果型トランジスタの特性、特に、闇値電圧
Ｖいが不均一であると集積回路全体が動作不能となる。
多数の電界効果型トランジスタの特性、特に、闇値電圧
Ｖいが不均一であると集積回路全体が動作不能となる。
従って、そのようなものは不良品として取り扱わなけれ
ばならないので、その製造歩留りは非常に低いものとな
っている。
ばならないので、その製造歩留りは非常に低いものとな
っている。
本発明は、化合物半導体ウェハに形成する複数の電界効
果型トランジスタの方向を通期に選択することに依り、
闇値電圧■５、の均一化を図っている。
果型トランジスタの方向を通期に選択することに依り、
闇値電圧■５、の均一化を図っている。
本発明に依る半導体装置では、Ｎが任意の自然数である
場合に於いて、化合物半導体結晶の（Ｎ１０）面が主面
になっていて、ドレイン電流の流れる方向が＜１Ｎ０＞
軸と平行になるようにゲート電極、ソース領域、ドレイ
ン領域が形成されている。
場合に於いて、化合物半導体結晶の（Ｎ１０）面が主面
になっていて、ドレイン電流の流れる方向が＜１Ｎ０＞
軸と平行になるようにゲート電極、ソース領域、ドレイ
ン領域が形成されている。
前記のような構成を採ると、化合物半導体の同一ウェハ
上に形成された各半導体装置は、そのパッシベーション
用絶縁膜の膜厚の如何に拘わらず闇値電圧Ｖいは略一定
に維持される。
上に形成された各半導体装置は、そのパッシベーション
用絶縁膜の膜厚の如何に拘わらず闇値電圧Ｖいは略一定
に維持される。
第１図は本発明一実施例を説明する為の工程要所に於け
る半導体ウェハの要部平面図を表している。尚、本実施
例ではＮ＝１とした場合であり、従って、半導体ウェハ
の面指数は（１１０）である。
る半導体ウェハの要部平面図を表している。尚、本実施
例ではＮ＝１とした場合であり、従って、半導体ウェハ
の面指数は（１１０）である。
図に於いて、１は主面の面指数が（１１０）であるＧａ
Ａｓウェハ、２はドレイン電流ＩＤＳの方向がＧａＡｓ
ウェハ１の＜１１０＞軸と平行であるように形成された
電界効果型トランジスタ、２Ｇはゲート電極、２Ｓはソ
ース領域、２Ｄはドレイン領域をそれぞれ示している。
Ａｓウェハ、２はドレイン電流ＩＤＳの方向がＧａＡｓ
ウェハ１の＜１１０＞軸と平行であるように形成された
電界効果型トランジスタ、２Ｇはゲート電極、２Ｓはソ
ース領域、２Ｄはドレイン領域をそれぞれ示している。
このような構成にすると、電界効果型トランジスタ２の
チャネル領域では圧電分極の影響、従って、ピエゾ電荷
の影響を受は難くなり、闇値電圧Ｖいのバラツキはなく
なる。
チャネル領域では圧電分極の影響、従って、ピエゾ電荷
の影響を受は難くなり、闇値電圧Ｖいのバラツキはなく
なる。
第２図は本発明一実施例の効果を説明する為の線図を表
している。
している。
図では、縦軸に闇値電圧Ｖいを、横軸に層間絶縁膜の厚
さｄをそれぞれ採ってあり、また、実線は本発明一実施
例の特性線を、そして、○印は従来例の特性線をそれぞ
れ示している。
さｄをそれぞれ採ってあり、また、実線は本発明一実施
例の特性線を、そして、○印は従来例の特性線をそれぞ
れ示している。
このデータを得た電界効果型トランジスタのゲート長Ｌ
９は１．４〔μｍ〕とした。
９は１．４〔μｍ〕とした。
図から明らかなように、本実施例の場合、層間絶縁膜に
於ける厚さの如何を問わず闇値電圧Ｖいの変動は発生し
ていない。
於ける厚さの如何を問わず闇値電圧Ｖいの変動は発生し
ていない。
本発明に依る半導体装置では、Ｎが任意の自然数である
場合に於いて、化合物半導体結晶の（Ｎ１０）面を主面
とし且つドレイン電流の流れる方向が＜１Ｎ０＞軸と平
行であるように形成されている。
場合に於いて、化合物半導体結晶の（Ｎ１０）面を主面
とし且つドレイン電流の流れる方向が＜１Ｎ０＞軸と平
行であるように形成されている。
このような構成にすると、ウェハ上に形成された全ての
半導体装置が化合物半導体基板と保護膜との熱膨張率の
相違に起因して発生するストレスの彫金を受けることが
少なくなり、その結果、チャネル領域に圧電分極に依る
ピエゾ電荷が生ずることもなくなり、相互伝導度９．、
ｌが高く且つ短チヤネル化しても闇値電圧■いが均一に
維持されるので、その製造歩留りは大きく改善され、従
って、化合物半導体集積回路を構成する場合に有効であ
る。
半導体装置が化合物半導体基板と保護膜との熱膨張率の
相違に起因して発生するストレスの彫金を受けることが
少なくなり、その結果、チャネル領域に圧電分極に依る
ピエゾ電荷が生ずることもなくなり、相互伝導度９．、
ｌが高く且つ短チヤネル化しても闇値電圧■いが均一に
維持されるので、その製造歩留りは大きく改善され、従
って、化合物半導体集積回路を構成する場合に有効であ
る。
第１図は本発明一実施例を説明する為の工程要所に於け
る半導体ウェハの要部平面図、第２図は第１図に示した
本発明一実施例の効果を説明する為の線図、第３図は電
界効果型トランジスタの闇値電圧■いがパンシベーショ
ン用絶縁膜の膜厚に依存して変化することを明らかにす
る線図をそれぞれ表している。 図に於いて、１は主面の面指数が（１１０）であるＧａ
Ａｓウェハ、２はドレイン電流１０５の方向がＧａＡｓ
ウェハ１の＜１１０＞軸と平行であるように形成された
電界効果型トランジスタ、２Ｇはゲート電極、２Ｓはソ
ース頭載、２Ｄはドレイン領域をそれぞれ示している。 特許出願人 冨士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 − 第２図 ０ ０．５ １．Ｏ Ｎ間總繰膜厚 （７−＋ｍ） 第３図 Ｌｑ（ｐｍ） 手続主甫正書 昭和６０年３月１５日 特許庁長官 志 賀 学 殿 （特許庁審査官 殿）１ 事件の表示
昭和５９年特許願第２０９８７６号２ 発明の名称 半導体装置 ３ 補正をする者 事件との関係 特許出願人 住 所 神奈川県用崎市中原区上小田中１０１５番地
名称（５２２）冨士通株式会社 代表者 山 本 卓 眞 ４代理人 住 所 東京都港区虎ノ門−丁目２０番７号ン・シリ
サイド（ＷＳｉ）を雷極材゛叫、１７１ア、吏（１、発
明の名称を、 「化合物半導体電界効果トランジスタ」、と補正する。 （２、特許請求の範囲の記載を、 「Ｎが任意の自然数であるとした場合に於いて、化合物
半導体結晶の（Ｎ１０）面を主面とし且つドレイン電流
の流れる方向が＜１Ｎ０＞軸と平行であるように形成さ
れたことを特徴とする化合物半導体重１効果トランジス
タ。」、 と補正する。 （３）明細書第１頁第１３行及び第１４行、「半導体装
置」、の記載を、 「化合物半導体電界効果トランジスタ」、と補正する。 （４）同第５頁第１行、１半導体ウェハ」、の記載を、 「化合物半導体ウェハ」、 と補正する。 （５）同第６頁第１行及び第２行の記載を、「このデー
タは、ＧａＡｓウェハ上にタングステれたショットキ・
バリヤ型電界効果トランジスタ（以下、ＭＥＳＦＥＴと
する）から得られた。」、と補正する。 （６） 同第６頁第５行の記載を、 ［の変動は発生していない。 以上の説明は、ＧａＡｓＭＥＳＦＥＴを対象にしたもの
であるが、ＧａＡｓ以外の化合物半導体ウェハ（例えば
、ＩｎＰ、ＩｎＧａＡｓなど）を用いた場合にも同じ効
果を得ることができ、また、ゲート電極にｐｎ接合を用
いた電界効果トランジスタ、或いは、絶縁ゲート型の電
界効果トランジスタやヘテロ接合を用いた電界効果トラ
ンジスタ（ＨＥ Ｍ Ｔなと）についても同効である。 」、と補正する。
る半導体ウェハの要部平面図、第２図は第１図に示した
本発明一実施例の効果を説明する為の線図、第３図は電
界効果型トランジスタの闇値電圧■いがパンシベーショ
ン用絶縁膜の膜厚に依存して変化することを明らかにす
る線図をそれぞれ表している。 図に於いて、１は主面の面指数が（１１０）であるＧａ
Ａｓウェハ、２はドレイン電流１０５の方向がＧａＡｓ
ウェハ１の＜１１０＞軸と平行であるように形成された
電界効果型トランジスタ、２Ｇはゲート電極、２Ｓはソ
ース頭載、２Ｄはドレイン領域をそれぞれ示している。 特許出願人 冨士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 − 第２図 ０ ０．５ １．Ｏ Ｎ間總繰膜厚 （７−＋ｍ） 第３図 Ｌｑ（ｐｍ） 手続主甫正書 昭和６０年３月１５日 特許庁長官 志 賀 学 殿 （特許庁審査官 殿）１ 事件の表示
昭和５９年特許願第２０９８７６号２ 発明の名称 半導体装置 ３ 補正をする者 事件との関係 特許出願人 住 所 神奈川県用崎市中原区上小田中１０１５番地
名称（５２２）冨士通株式会社 代表者 山 本 卓 眞 ４代理人 住 所 東京都港区虎ノ門−丁目２０番７号ン・シリ
サイド（ＷＳｉ）を雷極材゛叫、１７１ア、吏（１、発
明の名称を、 「化合物半導体電界効果トランジスタ」、と補正する。 （２、特許請求の範囲の記載を、 「Ｎが任意の自然数であるとした場合に於いて、化合物
半導体結晶の（Ｎ１０）面を主面とし且つドレイン電流
の流れる方向が＜１Ｎ０＞軸と平行であるように形成さ
れたことを特徴とする化合物半導体重１効果トランジス
タ。」、 と補正する。 （３）明細書第１頁第１３行及び第１４行、「半導体装
置」、の記載を、 「化合物半導体電界効果トランジスタ」、と補正する。 （４）同第５頁第１行、１半導体ウェハ」、の記載を、 「化合物半導体ウェハ」、 と補正する。 （５）同第６頁第１行及び第２行の記載を、「このデー
タは、ＧａＡｓウェハ上にタングステれたショットキ・
バリヤ型電界効果トランジスタ（以下、ＭＥＳＦＥＴと
する）から得られた。」、と補正する。 （６） 同第６頁第５行の記載を、 ［の変動は発生していない。 以上の説明は、ＧａＡｓＭＥＳＦＥＴを対象にしたもの
であるが、ＧａＡｓ以外の化合物半導体ウェハ（例えば
、ＩｎＰ、ＩｎＧａＡｓなど）を用いた場合にも同じ効
果を得ることができ、また、ゲート電極にｐｎ接合を用
いた電界効果トランジスタ、或いは、絶縁ゲート型の電
界効果トランジスタやヘテロ接合を用いた電界効果トラ
ンジスタ（ＨＥ Ｍ Ｔなと）についても同効である。 」、と補正する。
Claims (1)
- Ｎが任意の自然数であるとした場合に於いて、化合物
半導体結晶の（Ｎ１０）面を主面とし且つドレイン電流
の流れる方向が＜１＠Ｎ＠０＞軸と平行であるように形
成された半導体装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59209876A JPS6188567A (ja) | 1984-10-08 | 1984-10-08 | 半導体装置 |
| EP85307129A EP0178133B1 (en) | 1984-10-08 | 1985-10-04 | Semiconductor integrated circuit device |
| KR1019850007310A KR900000584B1 (ko) | 1984-07-11 | 1985-10-04 | 반도체 집적회로 장치 |
| DE8585307129T DE3581159D1 (de) | 1984-10-08 | 1985-10-04 | Halbleiteranordnung mit integrierter schaltung. |
| US07/158,043 US4791471A (en) | 1984-10-08 | 1988-02-16 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59209876A JPS6188567A (ja) | 1984-10-08 | 1984-10-08 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6188567A true JPS6188567A (ja) | 1986-05-06 |
| JPH033933B2 JPH033933B2 (ja) | 1991-01-21 |
Family
ID=16580104
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59209876A Granted JPS6188567A (ja) | 1984-07-11 | 1984-10-08 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6188567A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06216394A (ja) * | 1993-01-14 | 1994-08-05 | Nec Corp | 電界効果型トランジスタ |
| US5698888A (en) * | 1995-04-24 | 1997-12-16 | Nec Corporation | Compound semiconductor field effect transistor free from piezoelectric effects regardless of orientation of gate electrode |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58145168A (ja) * | 1982-02-24 | 1983-08-29 | Fujitsu Ltd | 半導体装置 |
-
1984
- 1984-10-08 JP JP59209876A patent/JPS6188567A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58145168A (ja) * | 1982-02-24 | 1983-08-29 | Fujitsu Ltd | 半導体装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06216394A (ja) * | 1993-01-14 | 1994-08-05 | Nec Corp | 電界効果型トランジスタ |
| US5442227A (en) * | 1993-01-14 | 1995-08-15 | Nec Corporation | Field effect transistor having a low threshold voltage shift |
| US5698888A (en) * | 1995-04-24 | 1997-12-16 | Nec Corporation | Compound semiconductor field effect transistor free from piezoelectric effects regardless of orientation of gate electrode |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH033933B2 (ja) | 1991-01-21 |
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