JPH033933B2 - - Google Patents

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JPH033933B2
JPH033933B2 JP59209876A JP20987684A JPH033933B2 JP H033933 B2 JPH033933 B2 JP H033933B2 JP 59209876 A JP59209876 A JP 59209876A JP 20987684 A JP20987684 A JP 20987684A JP H033933 B2 JPH033933 B2 JP H033933B2
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Japan
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threshold voltage
gaas
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compound semiconductor
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JP59209876A
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JPS6188567A (ja
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Tsukasa Onodera
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Fujitsu Ltd
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Fujitsu Ltd
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Publication date
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Priority to EP85307129A priority patent/EP0178133B1/en
Priority to KR1019850007310A priority patent/KR900000584B1/ko
Priority to DE8585307129T priority patent/DE3581159D1/de
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/40—Crystalline structures
    • H10D62/405—Orientations of crystalline planes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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    • H10D30/80—FETs having rectifying junction gate electrodes
    • H10D30/87—FETs having Schottky gate electrodes, e.g. metal-semiconductor FETs [MESFET]
    • H—ELECTRICITY
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  • Junction Field-Effect Transistors (AREA)

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、化合物半導体ウエハ上に複数の電界
効果型トランジスタを形成した場合、その全ての
特性を均一化するのに有効な構成をもつた半導体
装置に関する。
〔従来の技術〕
従来、GaAsウエハに電界効果型トランジスタ
を形成する場合、主表面が（100）面である
GaAsウエハにドレイン電流が＜01１＞軸と平行
に流れる向きを採つている。
このようにするのは、諸素子の形成が完了した
GaAsウエハをチツプに分離する場合に劈開し易
いことが主たる理由になつている。
また、現在、化合物半導体を材料とする集積回
路は、その実用化に向けて多くの開発・研究がな
されているが、その場合、集積回路に含まれ電界
効果型トランジスタの特性を均一化することが不
可欠である。
通常、GaAsウエハに複数の電界効果型トラン
ジスタを形成した場合、各電界効果型トランジス
タの閾値電圧Vthのバラツキは大きいことが知ら
れている。
この理由は、GaAs基板とパツシベーシヨン用
絶縁膜との間のストレスに依つて電界効果型トラ
ンジスタのチヤネル領域にピエゾ電荷が生ずる為
であるとされている（Chang、M.F.ほか、Appl.
Phys.Lett.、Vol.45、no.3、pp.279−281.Aug.1、
1984）。
第３図は（100）面が主面とするGaAsウエハ
にドレイン電流が＜01１＞軸に平行となるよう電
界効果型トランジスタを形成した場合、閾値電圧
Vthがパツシベーシヨン用絶縁膜の膜厚に依存し
て如何に変化するかを表す線図である。
図では、縦軸に閾値電圧Vthを、横軸にゲート
長Lgをそれぞれ採り、パツシベーシヨン用絶縁
膜である二酸化シリコン（SiO2）膜の厚さｄを
パラメータとしてある。
図から判るように、短チヤネルになると閾値電
圧VthはSiO2膜の厚さｄに依つて大きなバラツキ
を生じている。尚、この種の半導体を短チヤネル
化することは集積度を向上する面で不可欠である
のは云うまでもない。
〔発明が解決しようとする問題点〕
一般に、化合物半導体を用いた集積回路は、シ
リコン半導体を用いた集積回路と比較すると未だ
に不安定な面が多い。
前記のような集積回路に於いて、その中に含ま
れている多数の電界効果型トランジスタの特性、
特に、閾値電圧Vthが不均一である集積回路全体
が動作不能となる。従つて、そのようなものは不
良品として取り扱わなければならないので、その
製造歩留りは非常に低いものとなつている。
本発明は、化合物半導体ウエハに形成する複数
の電界効果型トランジスタの方向を適切に選択す
ることに依り、閾値電圧Vthの均一化を図つてい
る。
〔問題点を解決するための手段〕
本発明に依る半導体装置では、Ｎが任意の自然
数である場合に於いて、化合物半導体結晶の
（N10）面が主面になつていて、ドレイン電流の
流れる方向が＜１０＞軸と平行になるようにゲ
ート電極、ソース領域、ドレイン領域が形成され
ている。
〔作用〕
前記のような構成を採ると、化合物半導体の同
一ウエハ上に形成された各半導体装置は、そのパ
ツシベーシヨン用絶縁膜の膜厚の如何に拘わらず
閾値電圧Vthは略一定に維持される。
〔実施例〕
第１図は本発明一実施例を説明する為の工程要
所に於ける化合物半導体ウエハの要部平面図を表
している。尚、本実施例ではＮ＝１とした場合で
あり、従つて、半導体ウエハの面指数は（110）
である。
図に於いて、１は主面の面指数が（110）であ
るGaAsウエハ、２はドレイン電流IDSの方向が
GaAsウエハ１の＜０１１＞軸と平行であるよう
に形成された電界効果型トランジスタ、２Ｇはゲ
ート電極、２Ｓはソース領域、２Ｄはドレイン領
域をそれぞれ示している。
このような構成にすると、電界効果型トランジ
スタ２のチヤネル領域では圧電分極の影響、従つ
て、ピエゾ電荷の影響を受け難くなり、閾値電圧
Vthのバラツキはなくなる。
第２図は本発明一実施例の効果を説明する為の
線図を表している。
図では、縦軸に閾値電圧Vthを、横軸に層間絶
縁膜の厚さｄをそれぞれ採つてあり、また、実線
は本発明一実施例の特性線を、そして、〇印は従
来の特性線をそれぞれ示している。
このデータは、GaAsウエハ上にタングステ
ン・シリサイド（WSi）を電極材料として、ま
た、ゲート長Lgを1.4〔μｍ）として形成されたシ
ヨツトキ・バリヤ型電界効果トランジスタ（以
下、MESFETとする）から得られた。
図から明らかなように、本実施例の場合、層間
絶縁膜に於ける厚さの如何を問わず閾値電圧Vth
の変動は発生していない。
以上の説明は、GaAs MESFETを対象にした
ものであるが、ゲート電極にpn接合を用いた電
界効果トランジスタ、或いは、絶縁ゲート型の電
界効果トランジスタやヘテロ接合を用いた電界効
果トランジスタ（HEMTなど）についても同効
である。
〔発明の効果〕
本発明に依る半導体装置では、Ｎが任意の自然
数である場合に於いて、化合物半導体結晶の
（N10）面を主面とし且つドレイン電流の流れる
方向が＜１０＞軸と平行であるように形成され
ている。
このような構成にすると、ウエハ上に形成され
た全ての半導体装置が化合物半導体基板と保護膜
との熱膨張率の相違に起因して発生するストレス
の影響を受けることが少なくなり、その結果、チ
ヤネル領域に圧電分極に依るエピゾ電荷が生ずる
こともなくなり、相互伝導度gnが高く且つ短チ
ヤネル化しても閾値電圧Vthが均一に維持される
ので、その製造歩留りは大きく改善され、従つ
て、化合物半導体集積回路を構成する場合に有効
である。
【図面の簡単な説明】
第１図は本発明一実施例を説明する為の工程要
所に於ける半導体ウエハの要部平面図、第２図は
第１図に示した本発明一実施例の効果を説明する
為の線図、第３図は電界効果型トランジスタの閾
値電圧Vthがパツシベーシヨン用絶縁膜の膜厚に
依存して変化することを明らかにする線図をそれ
ぞれ表している。 図に於いて、１は主面の面指数が（110）であ
るGaAsウエハ、２はドレイン電流IDSの方向が
GaAsウエハ１の＜０１１＞軸と平行であるよう
に形成された電界効果型トランジスタ、２Ｇはゲ
ート電極、２Ｓはソース領域、２Ｄはドレイン領
域をそれぞれ示している。

Claims (1)

    【特許請求の範囲】
  1. １ Ｎが任意の自然数であるとした場合に於い
    て、化合物半導体結晶の（N10）面を主面とする
    基板上にドレイン電流の流れる方向が＜１０＞
    軸と平行であるように複数の電界効果トランジス
    タが形成されてなることを特徴とする半導体装
    置。
JP59209876A 1984-07-11 1984-10-08 半導体装置 Granted JPS6188567A (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP59209876A JPS6188567A (ja) 1984-10-08 1984-10-08 半導体装置
EP85307129A EP0178133B1 (en) 1984-10-08 1985-10-04 Semiconductor integrated circuit device
KR1019850007310A KR900000584B1 (ko) 1984-07-11 1985-10-04 반도체 집적회로 장치
DE8585307129T DE3581159D1 (de) 1984-10-08 1985-10-04 Halbleiteranordnung mit integrierter schaltung.
US07/158,043 US4791471A (en) 1984-10-08 1988-02-16 Semiconductor integrated circuit device

Applications Claiming Priority (1)

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JP59209876A JPS6188567A (ja) 1984-10-08 1984-10-08 半導体装置

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JPS6188567A JPS6188567A (ja) 1986-05-06
JPH033933B2 true JPH033933B2 (ja) 1991-01-21

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* Cited by examiner, † Cited by third party
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JP2776716B2 (ja) * 1993-01-14 1998-07-16 日本電気株式会社 電界効果型トランジスタ
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