JPH0328060B2 - - Google Patents
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- JPH0328060B2 JPH0328060B2 JP60152861A JP15286185A JPH0328060B2 JP H0328060 B2 JPH0328060 B2 JP H0328060B2 JP 60152861 A JP60152861 A JP 60152861A JP 15286185 A JP15286185 A JP 15286185A JP H0328060 B2 JPH0328060 B2 JP H0328060B2
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- plane
- fet
- directions
- mes
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置、特に−族化合物半導
体ウエハー上に複数の電界効果トランジスタ素子
が形成された半導体集積回路装置の改造に関す
る。
体ウエハー上に複数の電界効果トランジスタ素子
が形成された半導体集積回路装置の改造に関す
る。
マイクロエレクトロニクスは現代産業進展の基
盤となり、また社会生活に大きい影響を与えてい
る。現在このマイクロエレクトロニクスの主役は
シリコン（Si）半導体装置であつて、トランジス
タ素子の微細化によつて高速化と集積度の増大に
大きい効果をあげている。
盤となり、また社会生活に大きい影響を与えてい
る。現在このマイクロエレクトロニクスの主役は
シリコン（Si）半導体装置であつて、トランジス
タ素子の微細化によつて高速化と集積度の増大に
大きい効果をあげている。
更にシリコンの物性に基づく限界を超える動作
速度の向上などを実現するために、キヤリアの移
動度がシリコンより遥かに大きい砒化ガリウム
（GaAs）などの化合物半導体を用いる半導体装
置が開発されている。
速度の向上などを実現するために、キヤリアの移
動度がシリコンより遥かに大きい砒化ガリウム
（GaAs）などの化合物半導体を用いる半導体装
置が開発されている。
化合物半導体を用いるトランジスタとしては、
その製造工程が簡単であるなどの理由によつて電
界効果トランジスタ、特にシヨツトキバリア形電
界効果トランジスタの開発が先行しているが、そ
の特徴を十分に発揮した集積回路装置の実用化へ
の努力が重ねられている。
その製造工程が簡単であるなどの理由によつて電
界効果トランジスタ、特にシヨツトキバリア形電
界効果トランジスタの開発が先行しているが、そ
の特徴を十分に発揮した集積回路装置の実用化へ
の努力が重ねられている。
シヨツトキバリア形電界効果トランジスタ（以
下MES FETと略称する）は現在化合物半導体、
特にGaAsを半導体材料とする例が多いが、その
構造の一例を第１図の模式側断面図に示す。
下MES FETと略称する）は現在化合物半導体、
特にGaAsを半導体材料とする例が多いが、その
構造の一例を第１図の模式側断面図に示す。
図に示す従来例においては、半絶縁性GaAs基
板１の（100）面に、例えばイオン注入法によつ
てｎ形チヤネル層２が形成され、このｎ形チヤネ
ル層２上にシヨツトキ接触するゲート電極３が配
設される。
板１の（100）面に、例えばイオン注入法によつ
てｎ形チヤネル層２が形成され、このｎ形チヤネ
ル層２上にシヨツトキ接触するゲート電極３が配
設される。
このゲート電極３がマスクとするイオン注入法
によつて不純物が導入されて、ｎ形チヤネル層２
より高不純物濃度のn+形ソース及びドレイン領
域４が形成され、絶縁膜５が被着されて、n+形
ソース及びドレイン領域４にオーミツク接触する
ソース及びドレイン電極６が配設される。
によつて不純物が導入されて、ｎ形チヤネル層２
より高不純物濃度のn+形ソース及びドレイン領
域４が形成され、絶縁膜５が被着されて、n+形
ソース及びドレイン領域４にオーミツク接触する
ソース及びドレイン電極６が配設される。
上述の如きMES FETを素子として集積回路装
置が構成され、その高速化、高集積化のために
MES FET素子の微細化が進められそのゲート長
が短縮されるに伴つて、ゲート閾値電圧Vth等の
特性の期待される値からの変動幅が次第に大きく
なり、かつ基体面上の晶帯軸方向によりこのゲー
ト閾値電圧Vthの変動方向が異なる。
置が構成され、その高速化、高集積化のために
MES FET素子の微細化が進められそのゲート長
が短縮されるに伴つて、ゲート閾値電圧Vth等の
特性の期待される値からの変動幅が次第に大きく
なり、かつ基体面上の晶帯軸方向によりこのゲー
ト閾値電圧Vthの変動方向が異なる。
第２図は、ゲート幅方向がGaAs（100）単結晶
面上で直交する晶帯軸〔011〕方向であるMES
FETと〔01１〕方向であるMES FETとの、ゲ
ート閾値電圧Vth変動の例を示し、ゲート長2μｍ
程度以下において〔01１〕方向ではプラス側に変
動する傾向があるのに対して、〔011〕方向ではマ
イナス側に大きく変動している。
面上で直交する晶帯軸〔011〕方向であるMES
FETと〔01１〕方向であるMES FETとの、ゲ
ート閾値電圧Vth変動の例を示し、ゲート長2μｍ
程度以下において〔01１〕方向ではプラス側に変
動する傾向があるのに対して、〔011〕方向ではマ
イナス側に大きく変動している。
従つてMES FET素子をこの様に２方向に配置
した集積回路装置では、例えば製造プロセス中の
ばらつき等によりゲート長が設計値からずれた場
合に、ゲート閾値電圧Vthの変動量は相対的に大
きくなり、 目的とする回路動作が得られないために、従来
は通常ゲート方向を一方向に限つている。
した集積回路装置では、例えば製造プロセス中の
ばらつき等によりゲート長が設計値からずれた場
合に、ゲート閾値電圧Vthの変動量は相対的に大
きくなり、 目的とする回路動作が得られないために、従来
は通常ゲート方向を一方向に限つている。
第３図はゲート幅が同一方向のMES FET素子
で記憶装置のＸ及びＹアドレスデコーダ回路を構
成した例を示す。
で記憶装置のＸ及びＹアドレスデコーダ回路を構
成した例を示す。
同図ａの如く、Ｘデコーダ１１の出力線１４と
Ｙデコーダ１２の出力線１５とは直角方向でメモ
リセルマトリクス１３に接続される。Ｘデコーダ
１１については同図ｂの如く、その出力線１４と
MES FET素子のゲート電極Ｇの幅方向とを、例
えば〔01１〕方向に揃えて無駄のないパターンと
することが出来る。
Ｙデコーダ１２の出力線１５とは直角方向でメモ
リセルマトリクス１３に接続される。Ｘデコーダ
１１については同図ｂの如く、その出力線１４と
MES FET素子のゲート電極Ｇの幅方向とを、例
えば〔01１〕方向に揃えて無駄のないパターンと
することが出来る。
これに対してＹデコーダ１２では、MES FET
素子のゲート電極Ｇの幅方向をＸデコーダ１１と
同一の〔01１〕方向に揃える場合に、これは出力
線１５に直角方向となる。このために同図ｃの如
く、ゲート電極Ｇを櫛形に分岐させ、多数のソー
スＳ及びドレインＤを配設してＸデコーダ１１と
同等のゲート幅を得ている。このパターンは図ｂ
のパターンより複雑であり、設計、製造プロセス
両面で微細化、高集積化が困難な部分となつてい
る。
素子のゲート電極Ｇの幅方向をＸデコーダ１１と
同一の〔01１〕方向に揃える場合に、これは出力
線１５に直角方向となる。このために同図ｃの如
く、ゲート電極Ｇを櫛形に分岐させ、多数のソー
スＳ及びドレインＤを配設してＸデコーダ１１と
同等のゲート幅を得ている。このパターンは図ｂ
のパターンより複雑であり、設計、製造プロセス
両面で微細化、高集積化が困難な部分となつてい
る。
先に述べた所謂シヨートチヤネル効果の原因と
して、ソース及びドレイン領域４に導入された高
濃度の不純物のチヤネル層２への侵入と、主とし
て絶縁膜５によつて半導体基体に生ずる圧電分極
の効果が注目されている。
して、ソース及びドレイン領域４に導入された高
濃度の不純物のチヤネル層２への侵入と、主とし
て絶縁膜５によつて半導体基体に生ずる圧電分極
の効果が注目されている。
この圧電分極による特性の変動は、MES FET
素子の半導体基体に接して設けられる絶縁膜５、
ゲート電極３などが半導体基体に及ぼす応力によ
つて化合物半導体基体に圧電分極を生じ、チヤネ
ル層２におけるキラリアの分布が変化してシヨツ
トキ空乏層が伸縮するためにゲート閾値電圧Vth
が変動するものであり、応力方向と晶帯軸方向と
によつて定まる圧電分極の極性により、その変動
方向がプラス側又はマイナス側となるのである。
素子の半導体基体に接して設けられる絶縁膜５、
ゲート電極３などが半導体基体に及ぼす応力によ
つて化合物半導体基体に圧電分極を生じ、チヤネ
ル層２におけるキラリアの分布が変化してシヨツ
トキ空乏層が伸縮するためにゲート閾値電圧Vth
が変動するものであり、応力方向と晶帯軸方向と
によつて定まる圧電分極の極性により、その変動
方向がプラス側又はマイナス側となるのである。
（例えば、P.M.Asbeck et al.；IEEE
Transac−tions on Electron Devices、Vol.ED
−31、No.10、Oct.1984pp.1377−1380参照） これは特に−族の化合物半導体の場合、化
合物故その結晶性が非対称であることから生じる
ものと思われる。
Transac−tions on Electron Devices、Vol.ED
−31、No.10、Oct.1984pp.1377−1380参照） これは特に−族の化合物半導体の場合、化
合物故その結晶性が非対称であることから生じる
ものと思われる。
以上の説明の如く従来の構造では、化合物半導
体電界効果トランジスタの特性の変動がゲート長
の短縮とともに極めて大きくなり、特に直交配置
は甚だ困難である。
体電界効果トランジスタの特性の変動がゲート長
の短縮とともに極めて大きくなり、特に直交配置
は甚だ困難である。
この様な現状をこえて、微細化されたFET素
子を相互に直交するなど異なる方向に配置しても
特性が安定して、集積度の増大が可能である半導
体装置が強く要望されている。
子を相互に直交するなど異なる方向に配置しても
特性が安定して、集積度の増大が可能である半導
体装置が強く要望されている。
前記問題点は、主面が（110）面である−
族化合物半導体基板の該主面上に複数のゲート電
極が形成され、該複数のゲート電極上及び該主面
上に絶縁膜が形成され、該化合物半導体基板と該
複数のゲート電極とで複数の電界効果型トランジ
スタ素子が形成され、該複数のゲート電極が、異
なるゲート方向を有することを特徴とする本発明
による半導体装置より解決される。
族化合物半導体基板の該主面上に複数のゲート電
極が形成され、該複数のゲート電極上及び該主面
上に絶縁膜が形成され、該化合物半導体基板と該
複数のゲート電極とで複数の電界効果型トランジ
スタ素子が形成され、該複数のゲート電極が、異
なるゲート方向を有することを特徴とする本発明
による半導体装置より解決される。
本発明者等は例えばGaAs等の−族化合物
半導体基体に生ずる応力と絶縁膜の材料及び厚
さ、半導体基体の結晶面、晶帯軸とこの応力によ
る圧電分極の状態、電界効果トランジスタのゲー
ト閾値電圧及びＫ値と圧電分極の状態などの相関
関係を研究し、例えば絶縁膜が二酸化シリコン
（SiO2）である場合に、GaAs単結晶基体の結晶
面、ｎチヤネル形のMESFETのゲート軸方向と
ゲート閾値電圧Vthの変動方向との関係について
以下の結果を得ている。
半導体基体に生ずる応力と絶縁膜の材料及び厚
さ、半導体基体の結晶面、晶帯軸とこの応力によ
る圧電分極の状態、電界効果トランジスタのゲー
ト閾値電圧及びＫ値と圧電分極の状態などの相関
関係を研究し、例えば絶縁膜が二酸化シリコン
（SiO2）である場合に、GaAs単結晶基体の結晶
面、ｎチヤネル形のMESFETのゲート軸方向と
ゲート閾値電圧Vthの変動方向との関係について
以下の結果を得ている。
まず、第４図ａにGaAs（100）面上でゲート幅
方向を〔１１０〕及び〔110〕方向とした場合、
同図ｂにGaAs（110）面上でゲート幅方向を
〔001〕及び〔１１０〕方向に向けて形成した場合
について、種々のSiO2膜厚に対するゲート閾値
電圧のゲート長依存性を示す。
方向を〔１１０〕及び〔110〕方向とした場合、
同図ｂにGaAs（110）面上でゲート幅方向を
〔001〕及び〔１１０〕方向に向けて形成した場合
について、種々のSiO2膜厚に対するゲート閾値
電圧のゲート長依存性を示す。
これにより、（100）面上の直交する〔011〕方
向と〔01１〕方向とでは、上述の如くVthの変動
方向が反対方向であるのに対して、（100）面上の
直交する〔001〕方向と〔１１０〕方向とはVth
の変動方向が同一方向であり、Vthの値それ自体
も、非常に近い値となつており、SiO2膜厚依存
性も極めて小さい。
向と〔01１〕方向とでは、上述の如くVthの変動
方向が反対方向であるのに対して、（100）面上の
直交する〔001〕方向と〔１１０〕方向とはVth
の変動方向が同一方向であり、Vthの値それ自体
も、非常に近い値となつており、SiO2膜厚依存
性も極めて小さい。
更に詳細に、GaAs半導体基体の（110）面上
に、ゲート幅方向が〔１１０〕方向のゲート電極
を例えばタングステンシリサイド（WSi）で形成
し、SiO2膜を被着したときの圧電分極電荷の分
布を第５図に示す。同図において、Ａは１×1016
cm-3以上、Ｂは５×1015cm-3以上、Ｃは１×1015
cm-3以上、Ｄは５×1014cm-3以上の濃度を、また
−はマイナス、無符号はプラスの電荷を表す。
に、ゲート幅方向が〔１１０〕方向のゲート電極
を例えばタングステンシリサイド（WSi）で形成
し、SiO2膜を被着したときの圧電分極電荷の分
布を第５図に示す。同図において、Ａは１×1016
cm-3以上、Ｂは５×1015cm-3以上、Ｃは１×1015
cm-3以上、Ｄは５×1014cm-3以上の濃度を、また
−はマイナス、無符号はプラスの電荷を表す。
同図から明らかなように、圧電分極電荷の符号
はゲート電極の中央を境に左右で反転しており、
絶対値は各々等しくなつている。このため、
FETチヤネルの空乏層への影響はプラスとマイ
ナスで打ち消し合うように作用する。従つて圧電
効果による〔１１０〕FETのVthの変動は小さ
い。また、圧電分極電荷の符号がFETの左右で
反転しているため、チヤネル内のキヤリアの移動
を加速する効果がある。このため、通常のFET
よりも伝達コンダクタンスgmが大きくなり、集
積回路中で電流を駆動する目的に使用すれば、動
作速度の改良に利用できる。
はゲート電極の中央を境に左右で反転しており、
絶対値は各々等しくなつている。このため、
FETチヤネルの空乏層への影響はプラスとマイ
ナスで打ち消し合うように作用する。従つて圧電
効果による〔１１０〕FETのVthの変動は小さ
い。また、圧電分極電荷の符号がFETの左右で
反転しているため、チヤネル内のキヤリアの移動
を加速する効果がある。このため、通常のFET
よりも伝達コンダクタンスgmが大きくなり、集
積回路中で電流を駆動する目的に使用すれば、動
作速度の改良に利用できる。
また、これを直交する〔001〕方向のFETでは
圧電分極電荷は全く誘起されない。このため第４
図ｂに示されたように、〔001〕FETのVthの
SiO2膜厚依存性は無い。
圧電分極電荷は全く誘起されない。このため第４
図ｂに示されたように、〔001〕FETのVthの
SiO2膜厚依存性は無い。
更に（110）面上では、任意の方向について、
圧電効果によるFET特性の変動は極めて小さく、
ゲート閾値電圧Vthの制御は非常に容易となる この（110）面の特性により、この面に形成さ
れたゲート方向が相互に直交するFETの間には
圧電分極効果の差が現れず、チヤネル長を短縮し
ても方向の異なるFET間にゲート閾値電圧等の
特性の差を生じない。またゲート方向が斜交する
FETの間でも特性の差異は僅少となる。このこ
とは集積回路の設計の容易性をもたらすのであ
る。
圧電効果によるFET特性の変動は極めて小さく、
ゲート閾値電圧Vthの制御は非常に容易となる この（110）面の特性により、この面に形成さ
れたゲート方向が相互に直交するFETの間には
圧電分極効果の差が現れず、チヤネル長を短縮し
ても方向の異なるFET間にゲート閾値電圧等の
特性の差を生じない。またゲート方向が斜交する
FETの間でも特性の差異は僅少となる。このこ
とは集積回路の設計の容易性をもたらすのであ
る。
以下本発明を実施例により具体的に説明する。
第６図はGaAs MES FETを基本素子とする
Ｅ／Ｄ構成の集積回路装置にかかる本発明の実施
例を示す工程順模式平面図である。
Ｅ／Ｄ構成の集積回路装置にかかる本発明の実施
例を示す工程順模式平面図である。
本実施例では、（110）面を主面とする半絶縁性
GaAs基板上に、Ｅ（エンハンスメント）モード
（以下添字Ｅで表す）とＤ（デイプリーシヨン）モ
ード（以下添字Ｄで表す）のMES FET素子から
なるインバータを、それぞれのゲート幅方向を
〔001〕方向（以下添字１で表す）及び〔１１０〕
方向（以下添字２で表す〕として形成する。
GaAs基板上に、Ｅ（エンハンスメント）モード
（以下添字Ｅで表す）とＤ（デイプリーシヨン）モ
ード（以下添字Ｄで表す）のMES FET素子から
なるインバータを、それぞれのゲート幅方向を
〔001〕方向（以下添字１で表す）及び〔１１０〕
方向（以下添字２で表す〕として形成する。
第６図ａ参照
半絶縁性GaAs基板２１の（110）面に、例え
ば下記の如くシリコン（Si）をイオン注入して各
素子のｎ形チヤネル領域２を形成する。
ば下記の如くシリコン（Si）をイオン注入して各
素子のｎ形チヤネル領域２を形成する。
Ｄモードのチヤネル領域２２D1及び２２D2、
エネルギー59kev、
ドーズ量1.7×1012cm-2
Ｅモードのチヤネル領域２２E1及び２２E2、
エネルギー59kev、
ドーズ量0.9×1012cm-2
イオン注入後、基板１面上に窒化アルミニウム
（AIN）等の保護膜（図示されない）を設けて、
例えば温度850℃、時間15分間程度の活性化熱処
理を行う。
（AIN）等の保護膜（図示されない）を設けて、
例えば温度850℃、時間15分間程度の活性化熱処
理を行う。
第６図ｂ参照
基板１面上に、例えばW5Si3を厚さ400mm程度
にスパツタ法等により被着し、これをパターニン
グして各ゲート電極２３を形成する。本実施例で
はゲート長を約1μｍとしている。
にスパツタ法等により被着し、これをパターニン
グして各ゲート電極２３を形成する。本実施例で
はゲート長を約1μｍとしている。
第６図ｃ参照
ゲート電極２３をマスクとして、基板に例えば
Siをエネルギー175kevで、ドーズ量1.7×1013cm
-2程度にイオン注入し、例えば温度750℃、時間
10分間程度の活性化熱処理を行つて、n+形ソー
ス、ドレイン領域２４を形成する。
Siをエネルギー175kevで、ドーズ量1.7×1013cm
-2程度にイオン注入し、例えば温度750℃、時間
10分間程度の活性化熱処理を行つて、n+形ソー
ス、ドレイン領域２４を形成する。
第６図ｄ参照
例えばプラズマ化学気相成長方法法（Ｐ−
CVD法）により、窒化シリコン（SiNx）膜（図
示されない）を厚さ例えば500mm程度に、ゲート
電極を含む基板１全面上に被着する。
CVD法）により、窒化シリコン（SiNx）膜（図
示されない）を厚さ例えば500mm程度に、ゲート
電極を含む基板１全面上に被着する。
n+形ソース、ドレイン領域２４上でSiNxに開
口を設け、例えば蒸着法により金ゲルマニウム／
金（AuGe／Au）などを用いて、ソース、ドレ
イン電極２５等を厚さ250mm程度に形成する。
口を設け、例えば蒸着法により金ゲルマニウム／
金（AuGe／Au）などを用いて、ソース、ドレ
イン電極２５等を厚さ250mm程度に形成する。
本実施例のゲート方向が直交する２種類の
MES FET素子は、Ｄ、Ｅそれぞれのモードにつ
いて、ゲート閾値電圧Vthの差がゲート長1μｍに
おいて数10ｍＶに止まり、全く同等に使用するこ
とが可能である。
MES FET素子は、Ｄ、Ｅそれぞれのモードにつ
いて、ゲート閾値電圧Vthの差がゲート長1μｍに
おいて数10ｍＶに止まり、全く同等に使用するこ
とが可能である。
先の従来例のデコーダについても、同一のパタ
ーンのMES FET素子で良好なＸ、Ｙ両デコーダ
が得られており、任意の集積回路を形成すること
が可能である。
ーンのMES FET素子で良好なＸ、Ｙ両デコーダ
が得られており、任意の集積回路を形成すること
が可能である。
また以上の説明はGaAs MES FETを対象と
しているが、他の化合物半導体材料を用い、或い
は接合形、MIS形の電界効果トランジスタについ
ても、本発明の方法により同様の効果が得られ
る。
しているが、他の化合物半導体材料を用い、或い
は接合形、MIS形の電界効果トランジスタについ
ても、本発明の方法により同様の効果が得られ
る。
以上説明した如く本発明によれば、化合物半導
体電界効果トランジスタのゲート方向を任意の相
互に直交する方向に配置し、チヤネル長を短縮し
ても、ゲート閾値電圧等の特性を均一にすること
が可能となり、斜交する場合においても特性の差
異が減少して、化合物半導体集積回路装置の実用
化に大きい効果が得られる。
体電界効果トランジスタのゲート方向を任意の相
互に直交する方向に配置し、チヤネル長を短縮し
ても、ゲート閾値電圧等の特性を均一にすること
が可能となり、斜交する場合においても特性の差
異が減少して、化合物半導体集積回路装置の実用
化に大きい効果が得られる。
第１図はMES FETの従来例を示す模式側断面
図、第２図はMES FETの特性の従来例を示す
図、第３図ａはデコーダの例を示す模式平面図、
第３図ｂ及びｃはデコーダのMES FET素子の従
来例を示す模式平面図、第４図ａはMES FETの
特性の従来例を示す図、第４図ｂはMES FETの
特性の本発明の効果を示す図、第５図はGaAs
（110）面上、ゲート幅が〔110〕方向で、SiO2膜
を被着したときの圧電分極電荷の分布図、第６図
ａ乃至ｄは本発明の実施例を示す工程順模式平面
図である。 図において、２１は半絶縁性GaAs基板、２２
はｎ形チヤネル領域、２３はゲート電極、２４は
n+形ソース、ドレイン領域、２５はソース、ド
レイン電極、添字Ｄはデイプリーシヨンモード、
添字Ｅはエンハンスメントモード、添字１はゲー
ト幅方向〔001〕、添字２はゲート幅方向〔１１
０〕を示す。
図、第２図はMES FETの特性の従来例を示す
図、第３図ａはデコーダの例を示す模式平面図、
第３図ｂ及びｃはデコーダのMES FET素子の従
来例を示す模式平面図、第４図ａはMES FETの
特性の従来例を示す図、第４図ｂはMES FETの
特性の本発明の効果を示す図、第５図はGaAs
（110）面上、ゲート幅が〔110〕方向で、SiO2膜
を被着したときの圧電分極電荷の分布図、第６図
ａ乃至ｄは本発明の実施例を示す工程順模式平面
図である。 図において、２１は半絶縁性GaAs基板、２２
はｎ形チヤネル領域、２３はゲート電極、２４は
n+形ソース、ドレイン領域、２５はソース、ド
レイン電極、添字Ｄはデイプリーシヨンモード、
添字Ｅはエンハンスメントモード、添字１はゲー
ト幅方向〔001〕、添字２はゲート幅方向〔１１
０〕を示す。
Claims (1)
- 【特許請求の範囲】 １ 主面が（110）面である−族化合物半導
体基板の該主面上に複数のゲート電極が形成さ
れ、 該複数のゲート電極上及び該主面上に絶縁膜が
形成され、 該化合物半導体基板と該複数のゲート電極とで
複数の電界効果型トランジスタ素子が形成され、 該複数のゲート電極が、異なるゲート方向を有
することを特徴とする半導体集積回路装置。 ２ 前記異なるゲート方向が、相互に直交する方
向であることを特徴とする特許請求の範囲第１項
記載の半導体装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60152861A JPS6213079A (ja) | 1985-07-11 | 1985-07-11 | 半導体集積回路装置 |
| KR1019850007310A KR900000584B1 (ko) | 1984-07-11 | 1985-10-04 | 반도체 집적회로 장치 |
| EP85307129A EP0178133B1 (en) | 1984-10-08 | 1985-10-04 | Semiconductor integrated circuit device |
| DE8585307129T DE3581159D1 (de) | 1984-10-08 | 1985-10-04 | Halbleiteranordnung mit integrierter schaltung. |
| US07/158,043 US4791471A (en) | 1984-10-08 | 1988-02-16 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60152861A JPS6213079A (ja) | 1985-07-11 | 1985-07-11 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6213079A JPS6213079A (ja) | 1987-01-21 |
| JPH0328060B2 true JPH0328060B2 (ja) | 1991-04-17 |
Family
ID=15549723
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60152861A Granted JPS6213079A (ja) | 1984-07-11 | 1985-07-11 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6213079A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01273359A (ja) * | 1988-04-26 | 1989-11-01 | Nec Corp | 半導体集積回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58145168A (ja) * | 1982-02-24 | 1983-08-29 | Fujitsu Ltd | 半導体装置 |
-
1985
- 1985-07-11 JP JP60152861A patent/JPS6213079A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6213079A (ja) | 1987-01-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |