JPS618946A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS618946A JPS618946A JP59130532A JP13053284A JPS618946A JP S618946 A JPS618946 A JP S618946A JP 59130532 A JP59130532 A JP 59130532A JP 13053284 A JP13053284 A JP 13053284A JP S618946 A JPS618946 A JP S618946A
- Authority
- JP
- Japan
- Prior art keywords
- film
- region
- element isolation
- insulating film
- element isolating
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P50/00—Etching of wafers, substrates or parts of devices
- H10P50/20—Dry etching; Plasma etching; Reactive-ion etching
- H10P50/28—Dry etching; Plasma etching; Reactive-ion etching of insulating materials
- H10P50/282—Dry etching; Plasma etching; Reactive-ion etching of insulating materials of inorganic materials
- H10P50/283—Dry etching; Plasma etching; Reactive-ion etching of insulating materials of inorganic materials by chemical means
Landscapes
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、半導体装置の製造方法に係り、特に素子分離
領域に平坦に絶縁膜を埋込む方法に関する。
領域に平坦に絶縁膜を埋込む方法に関する。
半導体集積回路は高集積化、微細化の一途を辿っている
。これに伴い、素子分離技術として、従来の選択酸化法
に代わって、半導体基板の素子分離領域に溝を掘りこの
溝に絶縁膜を埋込むという新しい方法が開発されている
。その一つの方法（ＢＯＸ法）基本的な工程を第１図を
用いて説明する。先ず、８１基板１１の素子形成領域に
マスク材として酸化膜（ＳｉＯ２）１２を介して窒化膜
（Ｓ ｉ３Ｎ４ ）１３を形成し、例えば反応性イオン
エツチング（ＲＩＥ）法により素子分離領域をエツチン
グして溝１４を形成する（ａ）。次に基板全面にＣＶＤ
法により溝１４の深さと同程度の厚さの酸化１１１１５
を堆積する（ｂ）。次に第１のレジストｗＡ１６を素子
分離領域にＰＥＰによ′す残置させ、続いて第２のレジ
スト１１１７をスピンコードして全面を平坦にする（Ｃ
）。そして第１゜第２のレジスト膜１６．１７および酸
化膜１５に対してエツチング速度が等しくなるように条
件設定されたＲＩＥ法により全面をエツチングして素子
分離領域の溝１４に平坦に酸化膜１５が埋め込まれた状
態を得る（ｄ）。この後、周知の方法で例えばＭＯＳ、
ＦＥＴを形成する。
。これに伴い、素子分離技術として、従来の選択酸化法
に代わって、半導体基板の素子分離領域に溝を掘りこの
溝に絶縁膜を埋込むという新しい方法が開発されている
。その一つの方法（ＢＯＸ法）基本的な工程を第１図を
用いて説明する。先ず、８１基板１１の素子形成領域に
マスク材として酸化膜（ＳｉＯ２）１２を介して窒化膜
（Ｓ ｉ３Ｎ４ ）１３を形成し、例えば反応性イオン
エツチング（ＲＩＥ）法により素子分離領域をエツチン
グして溝１４を形成する（ａ）。次に基板全面にＣＶＤ
法により溝１４の深さと同程度の厚さの酸化１１１１５
を堆積する（ｂ）。次に第１のレジストｗＡ１６を素子
分離領域にＰＥＰによ′す残置させ、続いて第２のレジ
スト１１１７をスピンコードして全面を平坦にする（Ｃ
）。そして第１゜第２のレジスト膜１６．１７および酸
化膜１５に対してエツチング速度が等しくなるように条
件設定されたＲＩＥ法により全面をエツチングして素子
分離領域の溝１４に平坦に酸化膜１５が埋め込まれた状
態を得る（ｄ）。この後、周知の方法で例えばＭＯＳ、
ＦＥＴを形成する。
この様な方法において、第１図（Ｃ）の状態から全面エ
ツチングする。いわゆるエッチバックの工程では、マス
ク材である窒化１１１３が露出する時点を正確に検知す
ることが重要である。オーバーエツチングすると素子分
離領域に埋め込まれる酸化膜の膜厚が所望の値より薄く
なってしまうからである。
ツチングする。いわゆるエッチバックの工程では、マス
ク材である窒化１１１３が露出する時点を正確に検知す
ることが重要である。オーバーエツチングすると素子分
離領域に埋め込まれる酸化膜の膜厚が所望の値より薄く
なってしまうからである。
しかしながら、素子形成領域の酸化膜１５の残膜をモニ
ターしようとしても、マスク材である窒（化膜１３があ
るために、干渉を利用した光学計ではモニターできない
という問題があった。
ターしようとしても、マスク材である窒（化膜１３があ
るために、干渉を利用した光学計ではモニターできない
という問題があった。
（発明の目的〕
本発明は、上記した点に鑑みてなされへもので、エッチ
バックの工程で絶縁膜の残膜をモニターできるようにし
て、素子分離領域に埋め込まれる絶縁膜の膜厚を所望の
値に設定することを可能とした半導体装置の製造方法を
提供することを目的とする。
バックの工程で絶縁膜の残膜をモニターできるようにし
て、素子分離領域に埋め込まれる絶縁膜の膜厚を所望の
値に設定することを可能とした半導体装置の製造方法を
提供することを目的とする。
本発明は、素子分離領域に溝が形成された半導体基板に
絶縁膜を堆積し、次いで第１の平坦化膜を素子分離領域
に選択的に残置させ、第２の平坦化膜て全面を平坦化し
て、その後エッチバックを行なう方法において、素子分
離領域に第１の平坦化膜を形成する際に絶縁膜が露出し
たモニター領域を設けることを特徴とする。このモニタ
ー領域は、絶縁膜と第２の平坦化膜が素子形成領域と同
し厚さで積層された構造となり、しかもその下は素子形
成領域と異なりマスク材はなく、結晶基板となっている
。従って、エッチバック工程で干渉 ？を利用
した光学計により絶縁膜の残膜をモニターすることがで
きる。
絶縁膜を堆積し、次いで第１の平坦化膜を素子分離領域
に選択的に残置させ、第２の平坦化膜て全面を平坦化し
て、その後エッチバックを行なう方法において、素子分
離領域に第１の平坦化膜を形成する際に絶縁膜が露出し
たモニター領域を設けることを特徴とする。このモニタ
ー領域は、絶縁膜と第２の平坦化膜が素子形成領域と同
し厚さで積層された構造となり、しかもその下は素子形
成領域と異なりマスク材はなく、結晶基板となっている
。従って、エッチバック工程で干渉 ？を利用
した光学計により絶縁膜の残膜をモニターすることがで
きる。
本発明によれば、エッチバック工程でのオーバーエツチ
ングを確実に防止して、素子分離領域に埋め込む絶縁膜
の膜厚を所望の値に設定することができる。
ングを確実に防止して、素子分離領域に埋め込む絶縁膜
の膜厚を所望の値に設定することができる。
（発明の実施例〕
以下、本発明の実施例を第２図を参照して説明する。例
えば、ｐ形（１００）の８１基板２１を用意し、５００
人の酸化１１２２と３０００人の窒化１１２３からなる
マスク材を素子形成領域に形成して、ＣＦ４を用いたＲ
ＩＥ法により素子分離領域に０．７μｍ程度の溝２４を
形成する（ａ）。
えば、ｐ形（１００）の８１基板２１を用意し、５００
人の酸化１１２２と３０００人の窒化１１２３からなる
マスク材を素子形成領域に形成して、ＣＦ４を用いたＲ
ＩＥ法により素子分離領域に０．７μｍ程度の溝２４を
形成する（ａ）。
この後ボロンを例えば加速電圧４０ＫｅＶ、ドーズ量１
Ｘ１０１３／ａＩでイオン注入する。次に基板全面にＣ
ＶＤ法により酸化膜２５を約１．０μｍ堆積し、Ｎ２ガ
ス中で９５０℃、２０分の熱処理をする（ｂ）。この後
素子分離領域の凹部に第１の平坦化膜として、ＰＥＰに
よ′り第１のレジスト族２６を選択的に残置させる（Ｃ
）。この時、素子分離領域の所定箇所に第１のレジスト
膜２６かないモニター領域Ｍを設ける。そして例えば、
２００℃、１時間のボストベークを行なって第１のレジ
スト膜２６を硬化させた後、第２の平坦化膜として粘性
の低い第２のレジスト膜２７をスピンコードにより塗布
して、酸化ｌ！２５と第１のレジスト膜２６の藺の細溝
を埋め、１４０’Ｃ，１時間程度のポストベークを行な
う（ｄ）。この後エッチバック工程に入る。例えば、酸
化膜２４と第１、第２のレジスト膜２６．２７に対する
エツチング速度が略等しくなるように条件設定されたＲ
ＩＥ法により全面をエツチングする。この時、モニター
領域Ｍで干渉法による光学計で酸化膜２５の残膜をモニ
ターすれば、ここでの残膜の厚みは素子形成領域でのそ
れと略等しいから（ｅ）、素子形成領域の酸化膜２５の
残膜を知ることができる。こうして素子形成領域の窒化
［１２３が露出するまでのエッチバックを確実に行なう
ことができる。そしてウェットエツチングにより素子形
成領域の窒化１！２３および酸化膜２２１次いで第１゜
＼第２のレジスト膜２６，２７を除去して、素子分離領
域に酸化膜２５が平坦に埋め込まれた状態を得る（ｆ）
。この後通常の素子形成工程によりＭＯＳＦＥＴ等の素
子を形成する。
Ｘ１０１３／ａＩでイオン注入する。次に基板全面にＣ
ＶＤ法により酸化膜２５を約１．０μｍ堆積し、Ｎ２ガ
ス中で９５０℃、２０分の熱処理をする（ｂ）。この後
素子分離領域の凹部に第１の平坦化膜として、ＰＥＰに
よ′り第１のレジスト族２６を選択的に残置させる（Ｃ
）。この時、素子分離領域の所定箇所に第１のレジスト
膜２６かないモニター領域Ｍを設ける。そして例えば、
２００℃、１時間のボストベークを行なって第１のレジ
スト膜２６を硬化させた後、第２の平坦化膜として粘性
の低い第２のレジスト膜２７をスピンコードにより塗布
して、酸化ｌ！２５と第１のレジスト膜２６の藺の細溝
を埋め、１４０’Ｃ，１時間程度のポストベークを行な
う（ｄ）。この後エッチバック工程に入る。例えば、酸
化膜２４と第１、第２のレジスト膜２６．２７に対する
エツチング速度が略等しくなるように条件設定されたＲ
ＩＥ法により全面をエツチングする。この時、モニター
領域Ｍで干渉法による光学計で酸化膜２５の残膜をモニ
ターすれば、ここでの残膜の厚みは素子形成領域でのそ
れと略等しいから（ｅ）、素子形成領域の酸化膜２５の
残膜を知ることができる。こうして素子形成領域の窒化
［１２３が露出するまでのエッチバックを確実に行なう
ことができる。そしてウェットエツチングにより素子形
成領域の窒化１！２３および酸化膜２２１次いで第１゜
＼第２のレジスト膜２６，２７を除去して、素子分離領
域に酸化膜２５が平坦に埋め込まれた状態を得る（ｆ）
。この後通常の素子形成工程によりＭＯＳＦＥＴ等の素
子を形成する。
上記モニター領域Ｍは、素子分離領域であればどこでも
よいが、例えばダイシングラインに沿った位置に設ける
ことが好ましい。第３図はその様子を第２図（ａ）の工
程に対応させて示している。
よいが、例えばダイシングラインに沿った位置に設ける
ことが好ましい。第３図はその様子を第２図（ａ）の工
程に対応させて示している。
（ａ）は十字状にダイシングライン３１が走る様子を示
す平面図で、（ｂ）、（ｃ）はそれぞれ（ａ）のＡ−Ａ
′、Ｂ−８”断面図である。図から明らかなように、ダ
イシングライン３１領域は最初の素子分離領域の溝掘り
エツチングの工程で素子形成領域と同様に酸化膜２２と
窒化膜２３からなるマスク材が残されるが、モニター領
域Ｍは素子分離領域と同じにエツチングする。そしてモ
ニター領域Ｍを除いて第１の゛レジスト膜２６を設け、
全体に第２のレジスト膜２７を形成し、前述ｌ
と同様にエッチバックする。このようにダイシングラ
インに沿ってモニター領域を設ければ、切り出されるチ
ップに全く悪影響を及ぼすことがなく、またウェーハ内
でモニター領域を捜すことも容易であるという利点を有
する。
す平面図で、（ｂ）、（ｃ）はそれぞれ（ａ）のＡ−Ａ
′、Ｂ−８”断面図である。図から明らかなように、ダ
イシングライン３１領域は最初の素子分離領域の溝掘り
エツチングの工程で素子形成領域と同様に酸化膜２２と
窒化膜２３からなるマスク材が残されるが、モニター領
域Ｍは素子分離領域と同じにエツチングする。そしてモ
ニター領域Ｍを除いて第１の゛レジスト膜２６を設け、
全体に第２のレジスト膜２７を形成し、前述ｌ
と同様にエッチバックする。このようにダイシングラ
インに沿ってモニター領域を設ければ、切り出されるチ
ップに全く悪影響を及ぼすことがなく、またウェーハ内
でモニター領域を捜すことも容易であるという利点を有
する。
こうして本実施例によれば、酸化膜埋め込みのエッチバ
ック工程の制御性が向上し、埋め込み酸化膜の膜厚を所
望の−に再現性よく設定して、信頼性の高い半導体集積
回路を実現することができる。
ック工程の制御性が向上し、埋め込み酸化膜の膜厚を所
望の−に再現性よく設定して、信頼性の高い半導体集積
回路を実現することができる。
本発明は、上記実施例に限定されるものではなく、種々
変形して実施することができる。例えば、素子分離領域
のエツチングのマスク材として、窒化膜の代わりに多結
晶シリコンを用いた場合や、窒化膜と多結晶シリコンの
組合わせを用いた場合にも本発明は有効である。また、
埋め込み絶縁膜として酸化膜以外のものを用いた場合、
平坦化膜としてレジスト以外の流動性物質膜を組合わせ
て用いる場合にも本発明は有効である。
変形して実施することができる。例えば、素子分離領域
のエツチングのマスク材として、窒化膜の代わりに多結
晶シリコンを用いた場合や、窒化膜と多結晶シリコンの
組合わせを用いた場合にも本発明は有効である。また、
埋め込み絶縁膜として酸化膜以外のものを用いた場合、
平坦化膜としてレジスト以外の流動性物質膜を組合わせ
て用いる場合にも本発明は有効である。
第１図は従来のＢＯＸ法による半導体装置の製あ工、、
＠ヵ、１□２゜１８〜４つ一□ヶ。エ ）導体装置の
製造工程を示す図、第３図はそのモニター領域の構造を
示す図である。 ２１・・・８１基板、２２・・・酸化膜、２３・・・窒
化膜（マスク材）、２４・・・溝（素子分離領域）、２
５・・・ＣｖＤ酸化膜（埋め込み絶縁膜）、２６・・・
第１のレジスト膜（第１の平坦化膜）、２７・・・第２
のレジスト膜（第２の平坦化膜）、Ｍ・・・モニター領
域。 出願人代理人 弁理士 鈴江武彦 第１図 第２図 第３図
＠ヵ、１□２゜１８〜４つ一□ヶ。エ ）導体装置の
製造工程を示す図、第３図はそのモニター領域の構造を
示す図である。 ２１・・・８１基板、２２・・・酸化膜、２３・・・窒
化膜（マスク材）、２４・・・溝（素子分離領域）、２
５・・・ＣｖＤ酸化膜（埋め込み絶縁膜）、２６・・・
第１のレジスト膜（第１の平坦化膜）、２７・・・第２
のレジスト膜（第２の平坦化膜）、Ｍ・・・モニター領
域。 出願人代理人 弁理士 鈴江武彦 第１図 第２図 第３図
Claims (1)
- 半導体基板の素子形成領域にマスク材を形成し、このマ
スク材を用いて半導体基板の素子分離領域をエッチング
して溝を形成する工程と、この後半導体基板全面に前記
溝の深さと同程度以上の厚みの絶縁膜を堆積する工程と
、堆積された絶縁膜表面の凹部に第１の平坦化膜を粗く
残置させる工程と、次いで前記第１の平坦化膜と前記絶
縁膜の間の細溝を埋めるように第２の平坦化膜を形成す
る工程と、この後第１、第２の平坦化膜および前記絶縁
膜を全面エッチングして前記素子分離領域に平坦に前記
絶縁膜を埋込む工程と、この後所望の素子を形成する工
程とを備えた半導体装置の製造方法において、前記第１
の平坦化膜を残置させる工程で前記素子分離領域に前記
絶縁膜が露出したモニター領域を設けることを特徴とす
る半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59130532A JPS618946A (ja) | 1984-06-25 | 1984-06-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59130532A JPS618946A (ja) | 1984-06-25 | 1984-06-25 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS618946A true JPS618946A (ja) | 1986-01-16 |
Family
ID=15036542
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59130532A Pending JPS618946A (ja) | 1984-06-25 | 1984-06-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS618946A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2599892A1 (fr) * | 1986-06-10 | 1987-12-11 | Schiltz Andre | Procede d'aplanissement d'un substrat semiconducteur revetu d'une couche dielectrique |
| JPS6474723A (en) * | 1987-09-17 | 1989-03-20 | Matsushita Electric Industrial Co Ltd | Formation of flat resist film |
| US4994407A (en) * | 1988-09-20 | 1991-02-19 | Rockwell International Corporation | Radiation hardened field oxides for NMOS and CMOS-bulk and process for forming |
| US5750433A (en) * | 1996-06-25 | 1998-05-12 | Samsung Electronics Co., Ltd. | Methods of forming electrically isolated active region pedestals using trench-based isolation techniques |
-
1984
- 1984-06-25 JP JP59130532A patent/JPS618946A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2599892A1 (fr) * | 1986-06-10 | 1987-12-11 | Schiltz Andre | Procede d'aplanissement d'un substrat semiconducteur revetu d'une couche dielectrique |
| JPS6474723A (en) * | 1987-09-17 | 1989-03-20 | Matsushita Electric Industrial Co Ltd | Formation of flat resist film |
| US4994407A (en) * | 1988-09-20 | 1991-02-19 | Rockwell International Corporation | Radiation hardened field oxides for NMOS and CMOS-bulk and process for forming |
| US5750433A (en) * | 1996-06-25 | 1998-05-12 | Samsung Electronics Co., Ltd. | Methods of forming electrically isolated active region pedestals using trench-based isolation techniques |
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