JPS6191759A - デユアルアクセスシングルチツプ集積回路デイジタル記憶装置 - Google Patents
デユアルアクセスシングルチツプ集積回路デイジタル記憶装置Info
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- JPS6191759A JPS6191759A JP60225969A JP22596985A JPS6191759A JP S6191759 A JPS6191759 A JP S6191759A JP 60225969 A JP60225969 A JP 60225969A JP 22596985 A JP22596985 A JP 22596985A JP S6191759 A JPS6191759 A JP S6191759A
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- 230000009977 dual effect Effects 0.000 title claims abstract description 32
- 230000015654 memory Effects 0.000 title claims description 50
- 230000006870 function Effects 0.000 claims description 2
- 230000008878 coupling Effects 0.000 claims 8
- 238000010168 coupling process Methods 0.000 claims 8
- 238000005859 coupling reaction Methods 0.000 claims 8
- 230000004044 response Effects 0.000 claims 3
- 230000001419 dependent effect Effects 0.000 claims 2
- 230000010354 integration Effects 0.000 claims 1
- 230000002093 peripheral effect Effects 0.000 description 3
- 101000877404 Homo sapiens Protein enabled homolog Proteins 0.000 description 2
- 102100035093 Protein enabled homolog Human genes 0.000 description 2
- 230000002457 bidirectional effect Effects 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 210000000352 storage cell Anatomy 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- 238000007792 addition Methods 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- 230000003936 working memory Effects 0.000 description 1
Classifications
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/16—Multiple access memory array, e.g. addressing one storage element via at least two independent addressing line groups
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1075—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for multiport memories each having random access ports and serial ports, e.g. video RAM
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Multimedia (AREA)
- Static Random-Access Memory (AREA)
- Memory System (AREA)
- Information Retrieval, Db Structures And Fs Structures Therefor (AREA)
- Multi Processors (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
関連出願の相互参照
この発明にとって特に興味ある関辻する同時係属中の特
許出願は、ｔｖｌ １ｃｈａｅｌ △１ｌｅｎおよヒ
１−ｅｅ）−１ｉｒｓｃｈを代表として１９８４年１０
月３１日に出願され、°゛シングルアレイ備えたデュア
ルポート読出／書込ＲＡＭ （Ｄｕａｌ Ｐｏｒｔ Ｒ
ｅａｄ ／Ｗ ｒｉｔｅ ＲＡ Ｍ ｗｉｔｈ
３ ｉｎｇｌｅ Ａｒｒａｙ） ”と題されかつ本願の
譲受人に譲渡された米国特許出願連続番号第６６７．０
２２号である。
許出願は、ｔｖｌ １ｃｈａｅｌ △１ｌｅｎおよヒ
１−ｅｅ）−１ｉｒｓｃｈを代表として１９８４年１０
月３１日に出願され、°゛シングルアレイ備えたデュア
ルポート読出／書込ＲＡＭ （Ｄｕａｌ Ｐｏｒｔ Ｒ
ｅａｄ ／Ｗ ｒｉｔｅ ＲＡ Ｍ ｗｉｔｈ
３ ｉｎｇｌｅ Ａｒｒａｙ） ”と題されかつ本願の
譲受人に譲渡された米国特許出願連続番号第６６７．０
２２号である。
この発明は、一般的にはプログラム可能なディジタル装
置において用いられる記憶素子に関し、より特定的には
、２つの読出ポートおよび２つの書込ポートを有し、ど
のポートからも、どのレジスタの独立した読出／書込ア
クセスをももたらす拡張可能なデユアルアクセスレジス
タフアイルに関する。
置において用いられる記憶素子に関し、より特定的には
、２つの読出ポートおよび２つの書込ポートを有し、ど
のポートからも、どのレジスタの独立した読出／書込ア
クセスをももたらす拡張可能なデユアルアクセスレジス
タフアイルに関する。
発明の背景
マイクロプロセッサのような多くのプログラム可能なデ
ィジタル装置は、共用されたデユアルアクセススクラッ
チパッドメモリを有している。たとえば、２つのそのよ
うなマイクロプロセッサがそれらの間でメツセージバッ
ファを共用するときに、各ブロセッナは、読出および；
り込ポートの双方を必要とする。
ィジタル装置は、共用されたデユアルアクセススクラッ
チパッドメモリを有している。たとえば、２つのそのよ
うなマイクロプロセッサがそれらの間でメツセージバッ
ファを共用するときに、各ブロセッナは、読出および；
り込ポートの双方を必要とする。
したがって、いわゆるデュアルアクセスメモリは、プロ
グラム可能なディジタル装置において共通して用いられ
ている。現在、これらのメモリは、典型的には、１対の
別々のシングルアクセスメモリチップを含み、さらにこ
れらのメモリの入力ポートに接続された第３のチップ上
のマルチプレクサを備えたいくつかの個別的な集積回路
チップから構成されている。これらのメモリの一方への
または他方へのアクセスは、マルチプレクサに与えられ
たメモリスイッチング信号によって制御される。
グラム可能なディジタル装置において共通して用いられ
ている。現在、これらのメモリは、典型的には、１対の
別々のシングルアクセスメモリチップを含み、さらにこ
れらのメモリの入力ポートに接続された第３のチップ上
のマルチプレクサを備えたいくつかの個別的な集積回路
チップから構成されている。これらのメモリの一方への
または他方へのアクセスは、マルチプレクサに与えられ
たメモリスイッチング信号によって制御される。
外部マルチプレクサの存在はいくつかの望ましくない結
果をもたらしている：オーバヘッドタイムの不利益がす
べてのメモリアクセスに加えられかつマルチプレクサを
介して通過する信号経路の安定化を図るためにアクセス
に十分先行してメモリスイッチング信号を与えるという
必要性によってより複雑なタイミング制御が要求されて
おり；多くの場合個別的なマルチプレクサスイッチング
クロックが用いられていた。
果をもたらしている：オーバヘッドタイムの不利益がす
べてのメモリアクセスに加えられかつマルチプレクサを
介して通過する信号経路の安定化を図るためにアクセス
に十分先行してメモリスイッチング信号を与えるという
必要性によってより複雑なタイミング制御が要求されて
おり；多くの場合個別的なマルチプレクサスイッチング
クロックが用いられていた。
たとえこれらの望ましくない結果が処理可能であると考
えられるとしても、２つのシングルアクセスメモリおよ
び内部メモリスイッチングマルチプレクサを用いること
によるそれ以上の困難さは、この構成が、特定の応用例
において必要とされるような、入力ポートおよび出力ポ
ートの双方か１うの独立した読出および書込を許容しな
いということである。現在、読出から書込アドレスへの
切換のために他のオフチップマルチプレクサが用いられ
ている。外部読出／書込マルチプレクサの使用は、それ
以上の困難さを伴なっている：すなわち、付加的なタイ
ミング信号が必要とされていたが、この信号は通常、競
合状態を避けるためにその期間中にアドレス信号が安定
しなければならない１０ナノ秒の臨界的なタイミングウ
ィンドを４１している個別的な書込クロックによって供
給されていた。これは、作業メモリの設ム１において大
きな障害となっていた。
えられるとしても、２つのシングルアクセスメモリおよ
び内部メモリスイッチングマルチプレクサを用いること
によるそれ以上の困難さは、この構成が、特定の応用例
において必要とされるような、入力ポートおよび出力ポ
ートの双方か１うの独立した読出および書込を許容しな
いということである。現在、読出から書込アドレスへの
切換のために他のオフチップマルチプレクサが用いられ
ている。外部読出／書込マルチプレクサの使用は、それ
以上の困難さを伴なっている：すなわち、付加的なタイ
ミング信号が必要とされていたが、この信号は通常、競
合状態を避けるためにその期間中にアドレス信号が安定
しなければならない１０ナノ秒の臨界的なタイミングウ
ィンドを４１している個別的な書込クロックによって供
給されていた。これは、作業メモリの設ム１において大
きな障害となっていた。
さらに、いずれのポートからも、どの与えられた位置に
ストアされたデータをもアクセスできることが望ましい
ので、データは、シングルアクセスメモリの双方におい
て？！２￥Ｊされなければならない。このような構成の
先行技術のメモリにおいて、付加的なクロック位相は典
型的には、シングルアクセスメモリのうちの１３の与え
られた位置に書込まれたデータを他のシングルアクセス
メモリに転送するために加えられ、これによりメモリの
サイクルタイムに深刻なタイムオーバヘッドを押しつけ
ている。デュアルアクセスメモリを形成するいくつかの
個別的なチップの使用は、相互接続されなければならな
い多数の端子ビンのために製造コストを増大させており
、かつ上述のことに加えて、チップ相互の信号伝播遅延
のためにアクセススピードを減少させている。
ストアされたデータをもアクセスできることが望ましい
ので、データは、シングルアクセスメモリの双方におい
て？！２￥Ｊされなければならない。このような構成の
先行技術のメモリにおいて、付加的なクロック位相は典
型的には、シングルアクセスメモリのうちの１３の与え
られた位置に書込まれたデータを他のシングルアクセス
メモリに転送するために加えられ、これによりメモリの
サイクルタイムに深刻なタイムオーバヘッドを押しつけ
ている。デュアルアクセスメモリを形成するいくつかの
個別的なチップの使用は、相互接続されなければならな
い多数の端子ビンのために製造コストを増大させており
、かつ上述のことに加えて、チップ相互の信号伝播遅延
のためにアクセススピードを減少させている。
さらに、現在のデュアルアクセスメモリは、双方向バス
を用いて個々の記憶位置を入力および出力の双方のため
に用いられている１組の端子に接続している。この手法
は、各アクセスサイクルに対して双方向バスの反転を必
要とするとい゛う点で遅い。
を用いて個々の記憶位置を入力および出力の双方のため
に用いられている１組の端子に接続している。この手法
は、各アクセスサイクルに対して双方向バスの反転を必
要とするとい゛う点で遅い。
Ｒ４’ｔに、現在のメモリは、各バイトに対して１つず
つの、別々のメモリの使用を通じてバイト配向オペレー
ションを支持している。この方法は、メモリを支持して
いる周辺要素の多くの重複を含んでおり、より多数のビ
ンの相互接続を伴なったより高価な装置をもたらしてい
る。
つの、別々のメモリの使用を通じてバイト配向オペレー
ションを支持している。この方法は、メモリを支持して
いる周辺要素の多くの重複を含んでおり、より多数のビ
ンの相互接続を伴なったより高価な装置をもたらしてい
る。
他の応用例において、４つの読出ポートおよび２つの書
込ポートのメモリは、２−人力演算論理（ＡＬＵ）およ
び２−人力乗算器プロセッサによって共用されなければ
ならない。この場合、２つの読出ポートはＡＬＵの入力
に接続されかつ残りの２つの読出ポートは乗痺器の入力
に接続される。
込ポートのメモリは、２−人力演算論理（ＡＬＵ）およ
び２−人力乗算器プロセッサによって共用されなければ
ならない。この場合、２つの読出ポートはＡＬＵの入力
に接続されかつ残りの２つの読出ポートは乗痺器の入力
に接続される。
ＡＬＵ出力は、メモリ書込ポートの１つへ接続されかつ
乗Ｑ器出力はメモリの他方の書込ポートに接続される。
乗Ｑ器出力はメモリの他方の書込ポートに接続される。
したがって、Ａ Ｌ Ｕ ｌ、： Ｊ：る算術加障およ
び減弾が、乗算器による乗陣および除算と平行して実行
され（ｑるように、並列の態様でデュアルアクヒスメモ
リを拡張できることが望ましい。
び減弾が、乗算器による乗陣および除算と平行して実行
され（ｑるように、並列の態様でデュアルアクヒスメモ
リを拡張できることが望ましい。
発明の概要
この発明は、真の２つの読出ポートおよび２つの書込ポ
ートのレジスタファイルを提供しており、各ポートには
、読出または書込ポートの双方から同時的なデュアル読
出／書込アクセスを許容する専用された単方向バスが供
給されている。この発明は、オンチップ周辺ニレメン１
−と、シングルアレイオンチップデュアルアクセス読出
／′書込ランダムアクセスメモリ（ＲＡＭ）とを有する
単一の集積回路として具体化されている。この発明の４
−ポートレジスタファイルは、たとえば、並列のアドレ
スおよびデータ計算を実行するために要求されるような
、２つの書込ポートおよび４つの読出ポートのレジスタ
ファイルを形成するように拡張可能である。
ートのレジスタファイルを提供しており、各ポートには
、読出または書込ポートの双方から同時的なデュアル読
出／書込アクセスを許容する専用された単方向バスが供
給されている。この発明は、オンチップ周辺ニレメン１
−と、シングルアレイオンチップデュアルアクセス読出
／′書込ランダムアクセスメモリ（ＲＡＭ）とを有する
単一の集積回路として具体化されている。この発明の４
−ポートレジスタファイルは、たとえば、並列のアドレ
スおよびデータ計算を実行するために要求されるような
、２つの書込ポートおよび４つの読出ポートのレジスタ
ファイルを形成するように拡張可能である。
レジスタファイルは、Ａ ”サイドおよび“Ｂ″サイド
を通じてデュアル読出／書込アクセスを許容しかつデュ
アルオンチップアドレスマルチプレクサを用いて°Ｉ
Ａ ｌ”および“Ｂ″サイドにおける読出から書込への
独立した切換を実行している。
を通じてデュアル読出／書込アクセスを許容しかつデュ
アルオンチップアドレスマルチプレクサを用いて°Ｉ
Ａ ｌ”および“Ｂ″サイドにおける読出から書込への
独立した切換を実行している。
これらのオンチップマルチプレクサの存在は、アクセス
タイムを改善しかつ第２の別の書込クロックに対する要
求を取除きかつ付随するタイミングの臨界性の関係を取
除いている。さらに、この発明に用いられるＲＡＭは、
そのすべてが４つのポートのすべてと直接通信する記憶
セルを用いる新規な設計のものであるので、この発明の
レジスタファイルに用いられる新規な１１−アレイオン
チップデュアルアクセスＲＡＭは、入力ポート上のメモ
リスイッチングマルチプレクサの必要性を除去している
。したがって、いずれの入力ポートにおけるデータも、
ＲＡＭにおけるどのレジスタにも書込むことができ、ま
たはいずれの出力ポートを介してもどのレジスタからも
読出ずことができる。
タイムを改善しかつ第２の別の書込クロックに対する要
求を取除きかつ付随するタイミングの臨界性の関係を取
除いている。さらに、この発明に用いられるＲＡＭは、
そのすべてが４つのポートのすべてと直接通信する記憶
セルを用いる新規な設計のものであるので、この発明の
レジスタファイルに用いられる新規な１１−アレイオン
チップデュアルアクセスＲＡＭは、入力ポート上のメモ
リスイッチングマルチプレクサの必要性を除去している
。したがって、いずれの入力ポートにおけるデータも、
ＲＡＭにおけるどのレジスタにも書込むことができ、ま
たはいずれの出力ポートを介してもどのレジスタからも
読出ずことができる。
Ｍ １ｃｈａｅｌ Ａ ｌ１ｅｎおよびＬ ｅｅ
）ｌ １ｒｓｃｈを代表として１９８４年１０月３１日
に出願されかつ゛シングルアレイを備えたデュアルポー
ト読出、・′書込ＲＡＭ ＜Ｄｕａｌ Ｐｏｒｔ Ｒｅ
ａｄ ／Ｗｒｉｔｅ ＲＡＭ ｗｉｔｈ ５ｉｎ
ｏｌｅ Ａｒｒａｙ） ”と題されかつ本願の譲受人に
誼渡された関連する同時係属中の特許出願連続番号第６
６７．０２２号は、ここに援用されて本願に組み入れら
れており、かつそこに用いられているＲＡＭおよび新規
な記憶セルの完全な説明を含んでいる。
）ｌ １ｒｓｃｈを代表として１９８４年１０月３１日
に出願されかつ゛シングルアレイを備えたデュアルポー
ト読出、・′書込ＲＡＭ ＜Ｄｕａｌ Ｐｏｒｔ Ｒｅ
ａｄ ／Ｗｒｉｔｅ ＲＡＭ ｗｉｔｈ ５ｉｎ
ｏｌｅ Ａｒｒａｙ） ”と題されかつ本願の譲受人に
誼渡された関連する同時係属中の特許出願連続番号第６
６７．０２２号は、ここに援用されて本願に組み入れら
れており、かつそこに用いられているＲＡＭおよび新規
な記憶セルの完全な説明を含んでいる。
このＲＡＭは、この発明の一実施例において、６４個の
１８−ビットレジスタから構成されており、各レジスタ
は、個別的にｍ込可能な下位および上位バイトを有して
いる。°“Ａ ”およびＢ １１サイドの各々における
１対のオンチップＡＮＤゲートは、書込下位バイトおよ
び１込上位バイト信号を受取る。例示の目的でこのＡ”
’Ｊ−イドを用いると、ｌＩ Ａ １１サイドは、１１
Ａ ｕサイド読出／書込マルチプレクサへおよび“Ａ
”サイドＡＮＤゲートへ伝えられた書込クロック信号
を受取り、ここｒ、書込能動化ＡＮＤゲートを制御する
ことによってダブル−デユーティを実行し、同時に、一
方の位相において書込アドレスにマルチブレクリ゛を通
過させ、かつ他方の位相にＪ３いて書込能動化ゲートを
不能化し、同時に読出アドレスにマルチプレクサを通過
させる。したがって、この発明のレジスタファイルは、
個別的に書込まれるべきいずれのレジスタの上位９ビツ
トおよび下位９ビツトの独立したアクセスを提供するこ
とによってバイト配向オペレーションを許容している。
１８−ビットレジスタから構成されており、各レジスタ
は、個別的にｍ込可能な下位および上位バイトを有して
いる。°“Ａ ”およびＢ １１サイドの各々における
１対のオンチップＡＮＤゲートは、書込下位バイトおよ
び１込上位バイト信号を受取る。例示の目的でこのＡ”
’Ｊ−イドを用いると、ｌＩ Ａ １１サイドは、１１
Ａ ｕサイド読出／書込マルチプレクサへおよび“Ａ
”サイドＡＮＤゲートへ伝えられた書込クロック信号
を受取り、ここｒ、書込能動化ＡＮＤゲートを制御する
ことによってダブル−デユーティを実行し、同時に、一
方の位相において書込アドレスにマルチブレクリ゛を通
過させ、かつ他方の位相にＪ３いて書込能動化ゲートを
不能化し、同時に読出アドレスにマルチプレクサを通過
させる。したがって、この発明のレジスタファイルは、
個別的に書込まれるべきいずれのレジスタの上位９ビツ
トおよび下位９ビツトの独立したアクセスを提供するこ
とによってバイト配向オペレーションを許容している。
単方向バスの使用およびシングルアレイデュアルアクセ
スＲＡＭによって提供された２つの独立した入力ポート
は、この発明の２つのレジスタファイルを平行して作動
させ、２つの書込ポートおよび４つの読出ポートのレジ
スタファイルを形成している。
スＲＡＭによって提供された２つの独立した入力ポート
は、この発明の２つのレジスタファイルを平行して作動
させ、２つの書込ポートおよび４つの読出ポートのレジ
スタファイルを形成している。
例示的な実施例の説明
この発明の拡張可能なデュアル、同時、ランダムアクセ
ス集積回路レジスタファイルは、オンデツプ周辺エレメ
ントの新規な構成と、新規なシングルアレイ読出／書込
デュアル、ランダムアクセスメモリからｔｒｌＳ成され
ている。読出ボー１−および書込ポートの故、レジスタ
ファイルのワードのサイズ、およびファイルにおけるワ
ードごとのビット数は、実行から実行へ変化する一方で
、この発明の種々の利益をもたらしている。
ス集積回路レジスタファイルは、オンデツプ周辺エレメ
ントの新規な構成と、新規なシングルアレイ読出／書込
デュアル、ランダムアクセスメモリからｔｒｌＳ成され
ている。読出ボー１−および書込ポートの故、レジスタ
ファイルのワードのサイズ、およびファイルにおけるワ
ードごとのビット数は、実行から実行へ変化する一方で
、この発明の種々の利益をもたらしている。
第１図は、この発明の手法に従って構成された拡張可能
なレジスタファイル１０のそのような実施を描いている
。それは、単一の集積回路チップとして認識されており
、例示されているように、“°Ａ″サイドおよび°“Ｂ
１１サイドを介して与えられたデュアル読出／書込ア
クセスを有する２つの読出ポートの、２つの書込ポー１
−の、シングルアレイの、ランダムアクセスメモリ１２
を含んでおり、アドレス制御は、ＡＮＤゲート２０およ
び２２およびマルチプレクサ（ＭＵＸ）２４と、ＡＮＤ
ゲート３０および３２およびマルチプレクサ（ＭＵＸ）
３４とからそれぞれ構成されている。
なレジスタファイル１０のそのような実施を描いている
。それは、単一の集積回路チップとして認識されており
、例示されているように、“°Ａ″サイドおよび°“Ｂ
１１サイドを介して与えられたデュアル読出／書込ア
クセスを有する２つの読出ポートの、２つの書込ポー１
−の、シングルアレイの、ランダムアクセスメモリ１２
を含んでおり、アドレス制御は、ＡＮＤゲート２０およ
び２２およびマルチプレクサ（ＭＵＸ）２４と、ＡＮＤ
ゲート３０および３２およびマルチプレクサ（ＭＵＸ）
３４とからそれぞれ構成されている。
メモリ１２は、書込ポートＤＡＴＡ−ＩＮ Ａｏ−１
，においで、単方向データバス１４ａを介してメモリに
伝えられる１８ビツトデータワードを受取り、かつ書込
ポートＤＡＴＡ ＩＮ ＢＱ−１７において、単方
向データバス１４ｂを介してメモリに伝えられる１８ビ
ツトデータワードを受取る。メモリ１２は、１対の読出
ポート、ＤＡＴＡＯＬＩＴＡｏ、、およびＤＡＴＡ
ＯＵＴ Ｂｏ−３７において、１対の単方向データバ
ス１６ａおよび１６ｂを介してそれぞれメモリ１２から
伝えられる１８ビツトデータワードを与えている。
，においで、単方向データバス１４ａを介してメモリに
伝えられる１８ビツトデータワードを受取り、かつ書込
ポートＤＡＴＡ ＩＮ ＢＱ−１７において、単方
向データバス１４ｂを介してメモリに伝えられる１８ビ
ツトデータワードを受取る。メモリ１２は、１対の読出
ポート、ＤＡＴＡＯＬＩＴＡｏ、、およびＤＡＴＡ
ＯＵＴ Ｂｏ−３７において、１対の単方向データバ
ス１６ａおよび１６ｂを介してそれぞれメモリ１２から
伝えられる１８ビツトデータワードを与えている。
メモリ１２の“Ａ′°サイドおよび゛Ｂ″サイドは、メ
モリ内のどのレジスタにも、独立した、同□時のランダ
ムノックセスをもたらしている。１１ Ａ ’１サイド
および゛Ｂ′°サイドのアドレス制御は同じように機能
するので、ｔｉ Ａ”サイドアドレス制Ｕ＋ｌｌのオペ
レーションのみが説明されるであろう。メモリ１２は、
６４個のアドレス可能なレジスタからなるシングルアレ
イを含んでおり、各レジスタは、ビットＯないし８を含
む下位バイトと、ビット９ないし１７を含む上位バイト
とから構成される１８ビツトワードをストアすることが
できる。
モリ内のどのレジスタにも、独立した、同□時のランダ
ムノックセスをもたらしている。１１ Ａ ’１サイド
および゛Ｂ′°サイドのアドレス制御は同じように機能
するので、ｔｉ Ａ”サイドアドレス制Ｕ＋ｌｌのオペ
レーションのみが説明されるであろう。メモリ１２は、
６４個のアドレス可能なレジスタからなるシングルアレ
イを含んでおり、各レジスタは、ビットＯないし８を含
む下位バイトと、ビット９ないし１７を含む上位バイト
とから構成される１８ビツトワードをストアすることが
できる。
レジスタの下位または上位バイトのいずれかは、ＡＮＤ
ゲート２０またはＡＮＤゲート２２の反転された入力に
それぞれ与えられた反転された書込能動化下位バイト（
ＷＲＩＴＥ ＥＮ−八−し）または書込能動化上位バ
イト（ＷＲＩＴＥ ＥＮＡＨ＞信号を介して書込明間
中に独立してアクセスされ得る。
ゲート２０またはＡＮＤゲート２２の反転された入力に
それぞれ与えられた反転された書込能動化下位バイト（
ＷＲＩＴＥ ＥＮ−八−し）または書込能動化上位バ
イト（ＷＲＩＴＥ ＥＮＡＨ＞信号を介して書込明間
中に独立してアクセスされ得る。
典型的な応用例において、マイクロプロセッサの同期オ
ペレーション考実行するためにシステムクロックを用い
るマイクロプロセッサのようなプログラム可能なディジ
タル装置において４−ポートレジスタファイル１０が用
いられるであろう。
ペレーション考実行するためにシステムクロックを用い
るマイクロプロセッサのようなプログラム可能なディジ
タル装置において４−ポートレジスタファイル１０が用
いられるであろう。
クロックによって発生した信号は、反転された書Ｋ）信
号としてレジスタファイル１０に通信されかつＡＮＤゲ
ート２０および２２の反転入力へおよびＭＵＸ２４の非
反転入力へ与えられる。ＭＬＩＸ２４は、ＷＲＩＴＥ
ＥＮ Ａ ＣＬＫ信号の制御下において、ＭＵＸ
２４に与えられた特定の６−ビット書込アドレス（ＡＤ
ＤＲＷＲＩＴＥ−Ａ。−９）または読出アドレス＜ＡＤ
ＤＲＲＥＡＤ Ａｎ ｓ ）を選択して、特定のアド
レスにおいてメモリ１２のレジスタの書込または読出を
それぞれ実行する。
号としてレジスタファイル１０に通信されかつＡＮＤゲ
ート２０および２２の反転入力へおよびＭＵＸ２４の非
反転入力へ与えられる。ＭＬＩＸ２４は、ＷＲＩＴＥ
ＥＮ Ａ ＣＬＫ信号の制御下において、ＭＵＸ
２４に与えられた特定の６−ビット書込アドレス（ＡＤ
ＤＲＷＲＩＴＥ−Ａ。−９）または読出アドレス＜ＡＤ
ＤＲＲＥＡＤ Ａｎ ｓ ）を選択して、特定のアド
レスにおいてメモリ１２のレジスタの書込または読出を
それぞれ実行する。
ＷＲＩＴＥ ＥＮ−Δ−ＣＬＫ信弓がハイの期間中に
、ＡＮＤゲー１−２０６よび２２は、ＷＲｒＴＥ Ｅ
Ｎ Ａ ＬおよびＷＲＩＴＥ ＥＮ Ａ）−１
制陣信号をそれぞれメモリ１２へ伝え、かつＭＵＸ２４
は、６ビツトＡＤＤＲＷＲＩＴＥ−Ａｏｓアドレスをメ
モリ１２へ伝える。ＷＲＩＴＥ ＥＮ Ａ ＣＬ
Ｋ信号がローのときに、ＡＮＤゲート２０および２２は
不能化され、かつローの書込能動化制御信号はメモリ１
２へ伝えられ、かつＭＵＸ２４は６ビツトＡ Ｄ Ｄ
ＲＲＥ Ａ Ｄ−△ｏ−ｓ信号をメモリ１２へ伝える。
、ＡＮＤゲー１−２０６よび２２は、ＷＲｒＴＥ Ｅ
Ｎ Ａ ＬおよびＷＲＩＴＥ ＥＮ Ａ）−１
制陣信号をそれぞれメモリ１２へ伝え、かつＭＵＸ２４
は、６ビツトＡＤＤＲＷＲＩＴＥ−Ａｏｓアドレスをメ
モリ１２へ伝える。ＷＲＩＴＥ ＥＮ Ａ ＣＬ
Ｋ信号がローのときに、ＡＮＤゲート２０および２２は
不能化され、かつローの書込能動化制御信号はメモリ１
２へ伝えられ、かつＭＵＸ２４は６ビツトＡ Ｄ Ｄ
ＲＲＥ Ａ Ｄ−△ｏ−ｓ信号をメモリ１２へ伝える。
メモリ１２に与えられた書込“Ａ Ｉ＋アドレスによっ
て特定されたレジスタの下位および／または一ヒ位バイ
トに対するハイの書込能動化１１ Ａ Ｉ！制御信号の
印加は、ＤＡＴＡ ＩＮ ＡＯ−、、におけるデー
クワードの下位および、／または上位バイトをそれぞれ
メモリ１２内の特定されたレジスタの特定されたバイト
に破壊的に書込ませる。同様に、下位および／または上
位バイトに対するローの２１込能動化“Ａ″制御信号の
印加は、ＤＡＴＡ ＩＮＡ。Ｉ、ポートにおける下位
および／または−Ｌ位バイトのそれぞれの、特定された
レジスタの対応するバイトへの書込を禁止する。
て特定されたレジスタの下位および／または一ヒ位バイ
トに対するハイの書込能動化１１ Ａ Ｉ！制御信号の
印加は、ＤＡＴＡ ＩＮ ＡＯ−、、におけるデー
クワードの下位および、／または上位バイトをそれぞれ
メモリ１２内の特定されたレジスタの特定されたバイト
に破壊的に書込ませる。同様に、下位および／または上
位バイトに対するローの２１込能動化“Ａ″制御信号の
印加は、ＤＡＴＡ ＩＮＡ。Ｉ、ポートにおける下位
および／または−Ｌ位バイトのそれぞれの、特定された
レジスタの対応するバイトへの書込を禁止する。
ＷＲＩＴＦ ＥＮ Ａ ＣＬＫ信号がローのとき
に、メモリ１２に与えられた読出１１ Ａ Ｉ＋アドレ
スによって特定されたレジスタの１８ビツトの内容は、
非破壊的に読出され、メモリ１２のＤＡＴＡ ’ＯＵ
Ｔ Ａｏ−１７ポートに伝えられる。
に、メモリ１２に与えられた読出１１ Ａ Ｉ＋アドレ
スによって特定されたレジスタの１８ビツトの内容は、
非破壊的に読出され、メモリ１２のＤＡＴＡ ’ＯＵ
Ｔ Ａｏ−１７ポートに伝えられる。
この発明のレジスタファイル１０は、°゛△°′および
゛Ｂ″サイドにおいて独立したクロック信号の印加を許
容するので、与えられたレジスタは、たとえばナイド゛
Ａ ＩＩから書込まれ、かつ同時にたとえばサイド゛Ｂ
″から読出される。この場合、読出された値は書込まれ
た値でもある。代わりに、与えられたレジスタは、同時
に“Ａ″サイドよびＢ ＩＩサイドの双方から書込まれ
１りるであろう。
゛Ｂ″サイドにおいて独立したクロック信号の印加を許
容するので、与えられたレジスタは、たとえばナイド゛
Ａ ＩＩから書込まれ、かつ同時にたとえばサイド゛Ｂ
″から読出される。この場合、読出された値は書込まれ
た値でもある。代わりに、与えられたレジスタは、同時
に“Ａ″サイドよびＢ ＩＩサイドの双方から書込まれ
１りるであろう。
この場合、書込まれた値は不確定である。もちろん、与
えられたレジスタは、一致するもたらされた値を伴って
双方のサイドから同時に読出され得る。
えられたレジスタは、一致するもたらされた値を伴って
双方のサイドから同時に読出され得る。
シングルアレイデュアルアクセスメモリ１２は、好まし
くは、エミッタ結合ロジック（ＥＣ’Ｌ）！積回路から
（１４成されかつトランジスタートランジスタロジック
（ＴＴＬ）またはＥＣＬのいずれがと外部的に互換性を
有するように製造され１７る。
くは、エミッタ結合ロジック（ＥＣ’Ｌ）！積回路から
（１４成されかつトランジスタートランジスタロジック
（ＴＴＬ）またはＥＣＬのいずれがと外部的に互換性を
有するように製造され１７る。
メモリ１２の好ましい実施例は、Ｍ １ｃｈａｅｌ
Ａ ＩＩｅｎｉよびＬ ｅｅ Ｈ１ｒｓｃｈを代表と
して１９８４年１０月３１日に出願され、゛シングルレ
アレイを陥えたデュアルポーｉ−読出／書込ＲＡＭ （
Ｄｕａｌ Ｐｏｒｔ Ｒｅａｄ ／Ｗｒｉｔｅ ＲＡ
Ｍ ｗｉｔｌＩＳｉｎｏｌｅ Ａｒｒａｙ）と題され
かつ本願の譲受人に譲渡された関連する同時係属中の特
許出願連続番号筒６６７゜０２２号において説明されて
いる。
Ａ ＩＩｅｎｉよびＬ ｅｅ Ｈ１ｒｓｃｈを代表と
して１９８４年１０月３１日に出願され、゛シングルレ
アレイを陥えたデュアルポーｉ−読出／書込ＲＡＭ （
Ｄｕａｌ Ｐｏｒｔ Ｒｅａｄ ／Ｗｒｉｔｅ ＲＡ
Ｍ ｗｉｔｌＩＳｉｎｏｌｅ Ａｒｒａｙ）と題され
かつ本願の譲受人に譲渡された関連する同時係属中の特
許出願連続番号筒６６７゜０２２号において説明されて
いる。
この発明は、２つの書込ポートを備えたレジスタファイ
ル１０を提供しているので、どのような数の読出ポート
にも拡張可能なデユアルー書込ポートレジスタファイル
をもたらすこの発明のレジスタファイルの並列相互接続
が可能である。第２図は、第１図に示されたデユアルア
クセスレジスタフアイルの２つの並列相互接続を描いて
おり、４つの読出ポートおよび２つの書込ポートのレジ
スタファイル４ｏを提供している。図示されているよう
に、この発明の２つの４−ポートデユアルアクセスレジ
スタフアイル５０および６０は並列に相互接続され、こ
れにより、レジスタファイル４０に与えられた信号ライ
ン７０．７２６よび７４のそれぞれの上の゛△′′サイ
ド書込能動化制６＋１信号ＷＲＩＴＥ ＥＮ Ａ
Ｌ、ＷＲＩＴＥ ＥＮ Ａ Ｈ，ＷＲＩＴＥ
ＥＮ Ａ ＣＬＫと、バス７６上の書込アドレス
ＡＤＤＲＷＲＩＴＥＡｏｓとは、ファイル５０および６
０の双方の対応する“Ａ″サイド入力与えられている。
ル１０を提供しているので、どのような数の読出ポート
にも拡張可能なデユアルー書込ポートレジスタファイル
をもたらすこの発明のレジスタファイルの並列相互接続
が可能である。第２図は、第１図に示されたデユアルア
クセスレジスタフアイルの２つの並列相互接続を描いて
おり、４つの読出ポートおよび２つの書込ポートのレジ
スタファイル４ｏを提供している。図示されているよう
に、この発明の２つの４−ポートデユアルアクセスレジ
スタフアイル５０および６０は並列に相互接続され、こ
れにより、レジスタファイル４０に与えられた信号ライ
ン７０．７２６よび７４のそれぞれの上の゛△′′サイ
ド書込能動化制６＋１信号ＷＲＩＴＥ ＥＮ Ａ
Ｌ、ＷＲＩＴＥ ＥＮ Ａ Ｈ，ＷＲＩＴＥ
ＥＮ Ａ ＣＬＫと、バス７６上の書込アドレス
ＡＤＤＲＷＲＩＴＥＡｏｓとは、ファイル５０および６
０の双方の対応する“Ａ″サイド入力与えられている。
ライン８０．８２および８４とバス８６とを介してレジ
スタファイル４０に与えられた“ｉ ８ ｔ″サイド書
込能動化制御信号と書込アドレスとは、同様にファイル
５０および６０の双方の対応する゛Ｂパサイド入力に伝
えられている。読出アドレスＡＤＤＲＲＥＡＤ Ａｏ
ｓおよびＡＤＤＲＲＥＡＤＢｏｓは、それぞれバス７８
および７９を介してファイル５０に接続されている。読
出アドレスＡＤＤＲＲＥＡＤ Ｃｏ−５およびＡＤＤ
Ｒ−ＲＥ’ＡＤＤｏ−ｓは、バス８７および８８を介し
てファイル６０に接続されている。
スタファイル４０に与えられた“ｉ ８ ｔ″サイド書
込能動化制御信号と書込アドレスとは、同様にファイル
５０および６０の双方の対応する゛Ｂパサイド入力に伝
えられている。読出アドレスＡＤＤＲＲＥＡＤ Ａｏ
ｓおよびＡＤＤＲＲＥＡＤＢｏｓは、それぞれバス７８
および７９を介してファイル５０に接続されている。読
出アドレスＡＤＤＲＲＥＡＤ Ｃｏ−５およびＡＤＤ
Ｒ−ＲＥ’ＡＤＤｏ−ｓは、バス８７および８８を介し
てファイル６０に接続されている。
レジスタファイル５０および６０のＤＡＴＡ−Ａ Ｉ
ＮＯ，、ポートは同様に、並列に接続されて拡張された
レジスタファイル４０のためのＤ−Ｉ Ｎ Ａｏ−＋
７ポートを形成する。レジスタファイル５０および６
０のＤＡＴＡ Ｂ ＴＮｏ−＋７ポートは同様に、
並列に接続されてＤ ＩＮ Ｂｏ−１，ポートを形
成する。第２図に示されているように、拡張された２つ
の書込ポートおよび４つの読出ポートのレジスタファイ
ル４０は、マイクロコンピュータにおいて典型的に用い
られているように、乗算器９０およびデータＡＬＵ９２
のための記憶をもたらすことができる。レジスタファ、
イル５０にストアされかつＤＡＴＡ−ＯＵＴ−Ａ。−５
７およびＤＡＴＡ ＯＵＴ Ｂｏ−＋ 、ポートか
ら乗ｎ３９０の入力へ伝えられた２つのデータの値は結
合されかつその結果もたらされたアドレスはその１殺、
乗算器９０の出力からＤ ＩＮ Ａｏ−１７ポート
に伝えられてその後レジスタファイル４０に記憶される
。
ＮＯ，、ポートは同様に、並列に接続されて拡張された
レジスタファイル４０のためのＤ−Ｉ Ｎ Ａｏ−＋
７ポートを形成する。レジスタファイル５０および６
０のＤＡＴＡ Ｂ ＴＮｏ−＋７ポートは同様に、
並列に接続されてＤ ＩＮ Ｂｏ−１，ポートを形
成する。第２図に示されているように、拡張された２つ
の書込ポートおよび４つの読出ポートのレジスタファイ
ル４０は、マイクロコンピュータにおいて典型的に用い
られているように、乗算器９０およびデータＡＬＵ９２
のための記憶をもたらすことができる。レジスタファ、
イル５０にストアされかつＤＡＴＡ−ＯＵＴ−Ａ。−５
７およびＤＡＴＡ ＯＵＴ Ｂｏ−＋ 、ポートか
ら乗ｎ３９０の入力へ伝えられた２つのデータの値は結
合されかつその結果もたらされたアドレスはその１殺、
乗算器９０の出力からＤ ＩＮ Ａｏ−１７ポート
に伝えられてその後レジスタファイル４０に記憶される
。
同様に、レジスタファイル６０にストアされかつＤＡＴ
Ａ−〇ＵＴＡｏ−１７およびＤＡＴＡ−ＯＵＴ−Ｂｏ−
１７ポートからデータＡＬＵ９２の入力に伝えられた２
つのデータの値は結合されかつその結果もたらされた（
直はその１殺、データＡＬＵ９２からＤ ＩＮ Ｓ
ｏ、７ポートに伝えられてその後レジスタファイル４０
に記憶される。この発明の２つのレジスタファイル１０
を第２図に示されるように並列に作動させることにより
、アドレスおよびデータを交換可能なように処理するこ
とができ、著しくプログラミングの便宜を図ることがで
きる。
Ａ−〇ＵＴＡｏ−１７およびＤＡＴＡ−ＯＵＴ−Ｂｏ−
１７ポートからデータＡＬＵ９２の入力に伝えられた２
つのデータの値は結合されかつその結果もたらされた（
直はその１殺、データＡＬＵ９２からＤ ＩＮ Ｓ
ｏ、７ポートに伝えられてその後レジスタファイル４０
に記憶される。この発明の２つのレジスタファイル１０
を第２図に示されるように並列に作動させることにより
、アドレスおよびデータを交換可能なように処理するこ
とができ、著しくプログラミングの便宜を図ることがで
きる。
第１図は、この発明の拡張可能なシングルチップ４ポー
トレジスタフアイルのブロック図である。 第２図は、２つの書込ポートおよび４つの読出ポートの
レジスタファイルを形成するこの発明の２つのレジスタ
ファイルの並列接続を示す図である。 図において、１０は拡張可能なレジスタファイル、１２
はランダムアクセスメモリ、１４ａ、１４ｂ 、 １６
ａ 、 １６ｂは単方向データバス、２４゜３４はマル
チプレクサ、４０は４つの読出ポートおよび２つの書込
ポートのレジスタファイル、５０．６０は４−ポートデ
ュフフルアクセスレジスタファイル、９０は乗算器、９
２はデータＡＬＵを示す。
トレジスタフアイルのブロック図である。 第２図は、２つの書込ポートおよび４つの読出ポートの
レジスタファイルを形成するこの発明の２つのレジスタ
ファイルの並列接続を示す図である。 図において、１０は拡張可能なレジスタファイル、１２
はランダムアクセスメモリ、１４ａ、１４ｂ 、 １６
ａ 、 １６ｂは単方向データバス、２４゜３４はマル
チプレクサ、４０は４つの読出ポートおよび２つの書込
ポートのレジスタファイル、５０．６０は４−ポートデ
ュフフルアクセスレジスタファイル、９０は乗算器、９
２はデータＡＬＵを示す。
Claims (7)
- （１）複数ビットデータワードを受取るための少なくと
も２つの入力ポート手段と、複数ビットワードを発生す
るための少なくとも２つの出力ポート手段とを有するデ
ュアルアクセスシングルチップ集積回路ディジタル記憶
装置であって、単方向バスによつて前記入力ポート手段
の各々へおよび前記出力ポート手段の各々へそれぞれ接
続された複数のアドレス可能な複数ビット記憶レジスタ
を含むランダムアクセスメモリ（ＲＡＭ）と、 第１および第２の記憶レジスタアドレス信号と第１およ
び第２の双状態読出／書込信号とに応答して前記第１の
読出／書込信号の状態に依存して前記第１のアドレスを
有する前記記憶レジスタを前記入力ポート手段のうちの
第１の所定のものへまたは前記出力ポート手段のうちの
第１の所定のものへ結合しかつ前記第２の読出／書込信
号の状態に依存して前記第２のアドレスを有する前記記
憶レジスタを前記入力ポート手段のうちの第２の所定の
ものへまたは前記出力ポート手段のうちの第２の所定の
ものへ結合するオンチップアドレス指定手段とを備え、 これにより、前記第１および第２のアドレス信号によつ
て選択された前記ＲＡＭレジスタの複数ビット内容は、
前記少なくとも２つの出力ポート手段のうちの所定のも
のへ通信することができおよび／または前記少なくとも
２つの入力ポート手段のうちの所定のものにおいて前記
複数ビットデータによって置換えることができる、デュ
アルアクセスシングルチップ集積回路ディジタル記憶装
置。 - （２）前記アドレス指定手段に接続されかつ第１の入力
において読出アドレス信号を受取りかつ第２の入力にお
いて書込アドレス信号を受取り２相クロック信号に応答
して前記クロック位相信号のうちの所定の第１の信号の
印加期間中に前記読出アドレス信号をおよび前記クロッ
ク位相信号のうちの所定の第２の信号の印加期間中に前
記書込アドレス信号を前記アドレス指定手段に選択的に
通信するオンチップマルチプレクス手段をさらに備え、
これにより、前記クロック位相信号のうちの前記所定の
第１の信号の印加期間中に前記書込アドレスを有する前
記記憶レジスタの内容が前記入力ポート手段のうちの所
定のものにおいて受取られた複数ビットデータワードに
よって置換えられかつ前記クロック位相信号のうちの前
記所定の第２の信号の印加期間中に前記読出アドレスを
有する前記記憶レジスタの内容が前記出力ポート手段の
うちの所定のものに伝えられる、特許請求の範囲第１項
記載のデュアルアクセスディジタル記憶装置。 - （３）前記複数ビットアドレス可能なレジスタの各々は
、別々にアドレス可能な下位複数ビット部分と、別々に
アドレス可能な上位複数ビット部分とを含み、 前記アドレス指定手段に接続された出力を有しかつ第１
の反転入力において双状態下位読出／書込信号を受取り
かつ第２の反転入力において前記２相クロック信号を受
取る第２のオンチップ“ＡＮＤ”ゲートと、 前記アドレス指定手段に接続された出力を有しかつ第１
の反転入力において双状態上位読出／書込信号を受取り
かつ第２の反転入力において前記２相クロック信号を受
取る第２のオンチップ“ＡＮＤ”ゲートとをさらに備え
、 これにより、前記下位読出／書込信号の状態および前記
上位読出／書込信号の状態にそれぞれ依存して、前記ク
ロック位相信号のうちの前記所定の第１の信号の印加期
間中に、前記クロック位相信号の前記印加期間中に前記
マルチプレクス手段によつて前記アドレス指定手段に通
信された前記書込アドレスを有する前記記憶レジスタの
前記下位部分の内容が、前記入力ポート手段のうちの所
定のものにおいて受取られた前記複数ビットデータワー
ドの下位部分によつて置換えられ、および／または前記
記憶レジスタの前記上位部分の内容が、前記入力ポート
手段のうちの前記所定のものにおいて受取られた前記複
数ビットデータワードの上位部分によって置換えられる
、特許請求の範囲第２項記載のデュアルアクセス記憶装
置。 - （４）複数ビットデータワードを受取るための少なくと
も２つの入力ポート手段と、複数ビットデータワードを
発生するための少なくとも４つの出力ポート手段とを有
するデュアルアクセスディジタル記憶装置であつて、 単方向バスによって前記入力ポート手段の各々へおよび
所定の前記出力ポート手段へそれぞれ接続された複数の
アドレス可能な複数ビット記憶レジスタをそれぞれ含む
少なくとも第１および第２のランダムアクセスメモリ（
ＲＡＭ）と、 第１、第２、第３、第４、第５および第６の記憶レジス
タアドレス信号と、第１および第２の双状態読出／書込
信号とに応答して、前記第１の読出／書込信号の状態に
依存して、前記第１のアドレスを有する前記ＲＡＭの各
々に１つずつ設けられた前記記憶レジスタを前記入力ポ
ート手段のうちの第１の所定のものに結合し、または前
記第２のアドレスを有する前記第１のＲＡＭ内の前記記
憶レジスタを前記出力ポート手段のうちの第１の所定の
ものに結合しかつ前記第３のアドレスを有する前記第２
のＲＡＭ内の前記記憶レジスタを前記出力ポート手段の
うちの第２の所定のものに結合し、さらに前記第２の読
出／書込信号の状態に依存して、前記第４のアドレスを
有する前記ＲＡＭの各々に１つずつ設けられた前記記憶
レジスタを前記入力ポート手段のうちの第２の所定のも
のに結合し、または前記第５のアドレスを有する前記第
２のＲＡＭ内の前記記憶レジスタを前記出力ポート手段
のうちの第３の所定のものに結合しかつ前記第６のアド
レスを有する前記第１のＲＡＭ内の前記記憶レジスタを
前記出力ポート手段のうちの第４の所定のものに結合す
るアドレス指定手段とを備え、 これにより、前記第１および第４のアドレスによってそ
れぞれ選択された前記ＲＡＭレジスタの複数ビット内容
は、前記少なくとも２つの入力ポート手段のうちの所定
の第１の手段および所定の第２の手段においてそれぞれ
前記複数ビットデータワードによつて置換えることがで
き、 これにより、前記第２および第５のアドレスによってそ
れぞれ選択された前記第１のＲＡＭにおける前記レジス
タの複数ビット内容は、前記少なくとも４つの出力ポー
ト手段のうちの所定の第１の手段および所定の第２の手
段へそれぞれ伝えることができ、 これにより、前記第３および第６のアドレスによってそ
れぞれ選択された前記第２のＲＡＭにおける前記レジス
タの複数ビット内容は、前記少なくとも４つの出力ポー
ト手段のうちの所定の第３の手段および所定の第４の手
段へそれぞれ伝えることができる、デュアルアクセスデ
ィジタル記憶装置。 - （５）複数ビットデータワードを受取るための少なくと
も２つの入力ポート手段と、複数ビットデータワードを
発生するための少なくとも２つの出力ポート手段とをそ
れぞれ有する少なくとも第１および第２のデュアルアク
セスシングルチップ集積回路ディジタル記憶装置の並列
接続から形成され、 単方向バスによって前記シングルチップ記憶装置の前記
入力ポート手段の各々へおよび前記出力ポート手段の各
々へそれぞれ接続された複数のアドレス可能な複数ビッ
ト記憶レジスタを含むランダムアクセスメモリ（ＲＡＭ
）と、 前記記憶レジスタアドレス信号と、前記双状態読出／書
込信号とに応答して、前記第１の読出／書込信号の状態
に依存して、前記第１および第４のアドレスをそれぞれ
有する前記第１のシングルチップ記憶装置の前記ＲＡＭ
内の前記記憶レジスタを前記第１のシングルチップ記憶
装置入力ポート手段のうちの第１および第２の所定の手
段にそれぞれ結合し、または前記第２アドレスを有する
前記第１のシングルチップ記憶装置の前記ＲＡＭ内の前
記記憶レジスタを前記第１のシングルチップ記憶装置出
力手段のうちの第１の所定の手段に結合しかつ前記第３
のアドレスを有する前記第２のシングルチップ記憶装置
の前記ＲＡＭ内の前記記憶レジスタを前記第２のシング
ルチップ記憶装置出力手段のうちの第１の所定の手段に
結合し、さらに、前記第２の読出／書込信号の状態に依
存して、前記第１および第４のアドレスをそれぞれ有す
る前記第２のシングルチップ記憶装置の前記ＲＡＭ内の
前記記憶レジスタを前記第２のシングルチップ記憶装置
入力ポート手段のうちの第１および第２の所定の手段に
それぞれ結合し、または前記第５のアドレスを有する前
記第２のシングルチップ記憶装置の前記ＲＡＭ内の前記
記憶レジスタを前記第２のシングルチップ記憶出力手段
のうちの第２の所定の手段に結合しかつ前記第６のアド
レスを有する前記第２のシングルチップ記憶装置の前記
ＲＡＭ内の前記記憶レジスタを前記第１のシングルチッ
プ記憶出力手段のうちの第２の所定の手段に結合するオ
ンチップアドレス指定手段とを備え、 前記シングルチップ記憶装置の各々の前記少なくとも２
つの入力ポート手段の各々は、並列に接続されて前記少
なくとも２つの入力ポート手段の各々を形成し、 前記シングルチップ記憶装置の各々の前記少なくとも２
つの出力手段の各々は、前記少なくとも４つの出力ポー
ト手段の各々を形成する、特許請求の範囲第４項記載の
少なくとも２つの入力ポートと少なくとも４つの出力ポ
ートとを有するデュアルアクセスディジタル記憶装置。 - （６）前記シングルチップ記憶装置の各々は、前記シン
グルチップ記憶装置アドレス指定手段に接続されかつ第
１の入力において読出アドレス信号を受取りかつ第２の
入力において書込アドレス信号を受取り２相クロック信
号に応答して前記クロック位相信号のうちの所定の第１
の信号の印加期間中に前記読出アドレス信号をおよび前
記クロック位相信号のうちの所定の第２の信号の印加期
間中に前記書込アドレス信号を前記シングルチップ記憶
装置アドレス指定手段に選択的に通信するオンチップマ
ルチプレクス手段をさらに含み、これにより、前記クロ
ック位相信号のうちの前記所定の第１の信号の印加期間
中に前記書込アドレスを有する前記ＲＡＭの各々に１つ
ずつ設けられた前記少なくとも２つの記憶レジスタの内
容が前記シングルチップ記憶装置入力ポート手段のうち
の所定のものにおいて受取られた複数ビットデータワー
ドによつて置換えられかつ前記クロック位相信号のうち
の前記所定の第２の信号の印加期間中に前記読出アドレ
スを有する前記ＲＡＭの各々に１つずつ設けられた前記
記憶レジスタの内容が前記シングルチップ記憶装置出力
ポート手段のうちの所定のものに伝えられ、前記書込ア
ドレス信号および２相クロック信号の各々は、前記シン
グルチップ記憶装置の各々の前記オンチップマルチプレ
クス手段の各々に並列に与えられる、特許請求の範囲第
５項記載の少なくとも２つの入力ポートと少なくとも４
つの出力ポートとを有するデュアルアクセスディジタル
記憶装置。 - （７）前記シングルチップ記憶装置複数ビットアドレス
可能レジスタの各々は、個別的にアドレス可能な下位複
数ビット部分を含み、前記シングルチップ記憶装置の各
々は、 前記シングルチップ記憶装置アドレス指定手段に接続さ
れた出力を有しかつ第１の反転入力において双状態下位
読出／書込信号を受取りかつ第２の反転入力において前
記２相クロック信号を受取る第１のオンチップ“ＡＮＤ
”ゲートと、 前記シングルチップ記憶装置アドレス指定手段に接続さ
れた出力を有しかつ第１の反転入力において双状態上位
読出／書込信号を受取りかつ第２の反転入力において前
記２相クロック信号を受取る第２のオンチップ“ＡＮＤ
”ゲートとをさらに備え、 これにより、前記クロック位相信号のうちの前記所定の
信号の印加期間中に、前記下位読出／書込信号の状態お
よび前記上位読出／書込信号の状態にそれぞれ依存して
、前記クロック位相信号の前記印加期間中に前記マルチ
プレクス手段によつて前記シングルチップ記憶装置アド
レス指定手段に通信された前記書込アドレスを有する前
記ＲＡＭの各々に１つずつ設けられた前記記憶レジスタ
の内容は、前記シングルチツプ入力ポート手段のうちの
所定の手段において受取られた前記複数ビットデータワ
ードの下位部分によって置換えられ、および／または前
記ＲＡＭの各々に１つずつ設けられた前記記憶レジスタ
の前記上位部分の内容は、前記シングルチップ記憶装置
入力ポート手段のうちの前記所定の手段において受取ら
れた前記複数ビットデータワードの前記上位部分によっ
て置換えられ、さらに、前記下位および上位読出／書込
信号の各々は、前記シングルチップ記憶装置の各々の前
記オンチップ“ＡＮＤ”ゲートの各々に並列に与えられ
る、特許請求の範囲第６項記載の少なくとも２つの入力
ポートと少なくとも４つの出力ポートとを有するデュア
ルアクセスディジタル記憶装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US659390 | 1984-10-10 | ||
| US06/659,390 US4610004A (en) | 1984-10-10 | 1984-10-10 | Expandable four-port register file |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6191759A true JPS6191759A (ja) | 1986-05-09 |
| JPH0636313B2 JPH0636313B2 (ja) | 1994-05-11 |
Family
ID=24645209
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60225969A Expired - Fee Related JPH0636313B2 (ja) | 1984-10-10 | 1985-10-09 | デユアルアクセスシングルチツプ集積回路デイジタル記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4610004A (ja) |
| EP (1) | EP0178163B1 (ja) |
| JP (1) | JPH0636313B2 (ja) |
| AT (1) | ATE65638T1 (ja) |
| DE (1) | DE3583573D1 (ja) |
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|---|---|
| DE3583573D1 (de) | 1991-08-29 |
| EP0178163B1 (en) | 1991-07-24 |
| JPH0636313B2 (ja) | 1994-05-11 |
| US4610004A (en) | 1986-09-02 |
| EP0178163A2 (en) | 1986-04-16 |
| EP0178163A3 (en) | 1988-09-14 |
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