JPS6191962A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6191962A JPS6191962A JP59214752A JP21475284A JPS6191962A JP S6191962 A JPS6191962 A JP S6191962A JP 59214752 A JP59214752 A JP 59214752A JP 21475284 A JP21475284 A JP 21475284A JP S6191962 A JPS6191962 A JP S6191962A
- Authority
- JP
- Japan
- Prior art keywords
- film
- polycrystalline silicon
- window
- emitter
- implanted
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
- H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/60—Electrodes characterised by their materials
- H10D64/62—Electrodes ohmically coupled to a semiconductor
Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は半導体装置の製造方法、特にバイポーラ型半導
体装置の製造方法に係り、そのうち、エミッタ領域の形
成方法に関する。
体装置の製造方法に係り、そのうち、エミッタ領域の形
成方法に関する。
最近におけるＩＣ，ＬＳＩなど半導体装置の発展は非常
に目覚ましいが、それらはすべて高集積化、高密度化す
る方向に技術的検討が進められており、それは微細化し
て高集積化・高密度化する程、高速に動作する利点があ
るからである。
に目覚ましいが、それらはすべて高集積化、高密度化す
る方向に技術的検討が進められており、それは微細化し
て高集積化・高密度化する程、高速に動作する利点があ
るからである。
従って、このような半導体装置の製造方法において、微
細化するための自己整合（セルファライン： ５ｅｌｆ
Ａｌｉｇｎ）方式が重用されているが、自己整合によ
る素子特性への悪い影響は十分に注意して、特性・劣化
の問題があれば、それは速やかに改善しなければならな
い。
細化するための自己整合（セルファライン： ５ｅｌｆ
Ａｌｉｇｎ）方式が重用されているが、自己整合によ
る素子特性への悪い影響は十分に注意して、特性・劣化
の問題があれば、それは速やかに改善しなければならな
い。
［従来の技術］
第２図（ａ）〜（ｄｌはバイポーラ型半導体装置におけ
る従来のエミッタ領域の形成方法の工程順断面図を示し
ており、本例はエミッタ窓部分の多結晶シリコン膜に不
純物イオンを注入して、この多結晶シリコン膜からエミ
ッタ領域を拡散するイオン注入方式である。
る従来のエミッタ領域の形成方法の工程順断面図を示し
ており、本例はエミッタ窓部分の多結晶シリコン膜に不
純物イオンを注入して、この多結晶シリコン膜からエミ
ッタ領域を拡散するイオン注入方式である。
以下、順を追って説明すると、まず、第２図（ａ）に示
すように、ｎ型シリコン基板ｌにｐ型ベース領域２を形
成し、その上面の二酸化シリコン（Ｓｉ０２）膜３を窓
開けして、ベースコンタクト窓ＢＣとエミッタ窓Ｅとを
形成し、その上に化学気相成長（ＣＶ Ｄ）法によって
膜厚１５００人程度０多結晶シリコン膜４を被着した状
態にあるとする。
すように、ｎ型シリコン基板ｌにｐ型ベース領域２を形
成し、その上面の二酸化シリコン（Ｓｉ０２）膜３を窓
開けして、ベースコンタクト窓ＢＣとエミッタ窓Ｅとを
形成し、その上に化学気相成長（ＣＶ Ｄ）法によって
膜厚１５００人程度０多結晶シリコン膜４を被着した状
態にあるとする。
次いで、第２図（ｂｌに示すように、表面にレジスト膜
マスク５をパターンニングして、エミッタ窓部分のみ露
出させ、他部分を遮蔽して、上面よりエミッタ窓部分に
砒素イオンを注入する。そうすると、エミッタ窓部分の
多結晶シリコンＩＩ！ｉ！４に砒素イオンが注入される
。注入イオンのドーズ量は１０ ”／ ｃＪ程度である
。
マスク５をパターンニングして、エミッタ窓部分のみ露
出させ、他部分を遮蔽して、上面よりエミッタ窓部分に
砒素イオンを注入する。そうすると、エミッタ窓部分の
多結晶シリコンＩＩ！ｉ！４に砒素イオンが注入される
。注入イオンのドーズ量は１０ ”／ ｃＪ程度である
。
次いで、第２図（Ｃ１に示すように、レジスト膜マスク
５を除去した後、温度９００〜９５０℃で熱処理してエ
ミッタ領域６を拡散形成する。
５を除去した後、温度９００〜９５０℃で熱処理してエ
ミッタ領域６を拡散形成する。
次いで、第２図（ｄｌに示すように、アルミニウム膜を
被着し、このアルミニウム膜と多結晶シリコン膜とを同
時にパターンニングして、ベースコンタクト電極７とエ
ミック電極８とを形成する。
被着し、このアルミニウム膜と多結晶シリコン膜とを同
時にパターンニングして、ベースコンタクト電極７とエ
ミック電極８とを形成する。
以上が従来から実施されているバイポーラ型半導体装置
のエミッタ領域の形成方法で、本形成方法はベースコン
タクト窓ＢＣとエミッタ窓Ｅとを同時に形成するセルフ
ァライン方式で、このように側窓を同時に窓開けすれば
、その間隔を狭（することができて、微細化される。
のエミッタ領域の形成方法で、本形成方法はベースコン
タクト窓ＢＣとエミッタ窓Ｅとを同時に形成するセルフ
ァライン方式で、このように側窓を同時に窓開けすれば
、その間隔を狭（することができて、微細化される。
［発明が解決しようとする問題点コ
ところで、このイオン注入方式のエミッタ領域の形成方
法において、上記のように多結晶シリコン膜４に砒素イ
オンを注入し、次に、熱処理して砒素をシリコン基板１
に拡散してエミッタ領域６を画定する場合、多結晶シリ
コン膜４の中で砒素イオンが横方向にも拡散が進行して
、ベースコンタクト窓からシリコン基板に砒素が侵入し
、ｐ型ベース領域をｎ型砒素で一部相殺して、ベースコ
ンタクト抵抗を高くする問題がある。
法において、上記のように多結晶シリコン膜４に砒素イ
オンを注入し、次に、熱処理して砒素をシリコン基板１
に拡散してエミッタ領域６を画定する場合、多結晶シリ
コン膜４の中で砒素イオンが横方向にも拡散が進行して
、ベースコンタクト窓からシリコン基板に砒素が侵入し
、ｐ型ベース領域をｎ型砒素で一部相殺して、ベースコ
ンタクト抵抗を高くする問題がある。
エミッタ窓Ｅとベースコンタクト窓ＢＣとの間隔は精々
２μｍ程度となっており、多結晶シリコン膜の中はシリ
コン基板より拡散し易いために、多結晶シリコン膜の中
を横方向に拡散して、ベースコンタクト窓に到達するこ
とは大変容易に行なわれる。
２μｍ程度となっており、多結晶シリコン膜の中はシリ
コン基板より拡散し易いために、多結晶シリコン膜の中
を横方向に拡散して、ベースコンタクト窓に到達するこ
とは大変容易に行なわれる。
周知のように、ベースコンタクト抵抗の増加は、動作ス
ピードの遅延など、トランジスタ特性を悪化させるから
、このコンタクト抵抗はできるだけ低く抑制しなければ
ならない。
ピードの遅延など、トランジスタ特性を悪化させるから
、このコンタクト抵抗はできるだけ低く抑制しなければ
ならない。
本発明は、この問題点を解決させるための、エミッタ領
域の形成方法を提案するものである。
域の形成方法を提案するものである。
［問題点を解決するための手段］
その問題は、ベース領域上に形成された絶縁膜にベース
コンタクト窓とエミッタ窓とを同時に窓開けした後、上
面に多結晶シリコン膜を形成する工程、次いで、該多結
晶シリコン股上のエミッタ窓部分を除く全面に金属膜マ
スクを形成し、エミッタ窓部分に不純物イオンを注入す
る工程、次いで、全面に燐珪酸ガラス膜又は二酸化シリ
コン膜を被着し、該燐珪酸ガラス膜又は二酸化シリコン
膜の前記金属膜マスク周囲の段差部分をエツチング除去
し、更に該段差部分の前記多結晶シリコン膜をエツチン
グ除去する工程、次いで、熱処理してエミッタ領域を形
成−する工程が含まれる半導体装置の製造方法によって
解決される。
コンタクト窓とエミッタ窓とを同時に窓開けした後、上
面に多結晶シリコン膜を形成する工程、次いで、該多結
晶シリコン股上のエミッタ窓部分を除く全面に金属膜マ
スクを形成し、エミッタ窓部分に不純物イオンを注入す
る工程、次いで、全面に燐珪酸ガラス膜又は二酸化シリ
コン膜を被着し、該燐珪酸ガラス膜又は二酸化シリコン
膜の前記金属膜マスク周囲の段差部分をエツチング除去
し、更に該段差部分の前記多結晶シリコン膜をエツチン
グ除去する工程、次いで、熱処理してエミッタ領域を形
成−する工程が含まれる半導体装置の製造方法によって
解決される。
［作用コ
即ち、本発明は砒素イオンの注入されたエミッタ窓部分
の多結晶シリ・コン膜を、他の表面を覆った多結晶シリ
コン膜部分とは切り離して熱処理する。そうすると、多
結晶シリコン膜内での横方向への拡散は防止される。
の多結晶シリ・コン膜を、他の表面を覆った多結晶シリ
コン膜部分とは切り離して熱処理する。そうすると、多
結晶シリコン膜内での横方向への拡散は防止される。
その切り離しには、イオン注入を防止するための金ＪＩ
ＥＩＱマスクをそのまま残こして、更に、その上に被膜
を被着し、その際の金属膜マスク側面の段差部分がカパ
ーレイジが悪いことを利用して、エツチングして多結晶
シリコン膜を分離させる。
ＥＩＱマスクをそのまま残こして、更に、その上に被膜
を被着し、その際の金属膜マスク側面の段差部分がカパ
ーレイジが悪いことを利用して、エツチングして多結晶
シリコン膜を分離させる。
［実施例］
以下、図面を参照して実施例によって詳細に説明する。
第１図（ａ）〜（ｇ）は本発明にかかるエミッタ領域の
形成方法の工程順断面図を示している。
形成方法の工程順断面図を示している。
まず、第１図（ａ）に示すように、ｎ型シリコン基坂１
１に深さ３０００人のｐ型ベース領域１２を形成し、そ
の上に膜厚４０００人の５ｉ０２膜１３と膜厚１０００
人の窒化シリコン（Ｓｉ３ Ｎ４ ）膜１４とからなる
絶縁膜を被覆し、その５ｉＯ２１１！Ｑ１３とＳｉ３Ｎ
４膜１４とを窓開けして、ベースコンタクト窓ＢＧとエ
ミッタ窓Ｅとを形成し、その上に化学気相成長（ＣＶＤ
）法によって膜厚１５００人の多結晶シリコン膜１５を
被着し、それを表面酸化して膜厚５００人位の５ｉ０２
膜１６を形成する。ここに、ＳｉＯ２膜１６は次工程の
アルミニウム膜のマスク形成のためのエツチングの際に
多結晶シリコンｎｅｔｓの表面を保護するもので、保護
膜の働きをするものである。
１に深さ３０００人のｐ型ベース領域１２を形成し、そ
の上に膜厚４０００人の５ｉ０２膜１３と膜厚１０００
人の窒化シリコン（Ｓｉ３ Ｎ４ ）膜１４とからなる
絶縁膜を被覆し、その５ｉＯ２１１！Ｑ１３とＳｉ３Ｎ
４膜１４とを窓開けして、ベースコンタクト窓ＢＧとエ
ミッタ窓Ｅとを形成し、その上に化学気相成長（ＣＶＤ
）法によって膜厚１５００人の多結晶シリコン膜１５を
被着し、それを表面酸化して膜厚５００人位の５ｉ０２
膜１６を形成する。ここに、ＳｉＯ２膜１６は次工程の
アルミニウム膜のマスク形成のためのエツチングの際に
多結晶シリコンｎｅｔｓの表面を保護するもので、保護
膜の働きをするものである。
次いで、第１図（ｂｌに示すように、表面に膜厚１μｍ
程度のアルミニウム膜を被着しパターンニングして、エ
ミッタ窓部分を露出し、他部分をマスクするアルミニウ
ム膜マスク１７を形成した後、上面より砒素イオンを注
入する。そうすると、エミッタ窓部分の多結晶シリコン
膜１５に砒素イオンが注入される。注入イ芽ンのドーズ
量は１ｏ ’７ｃｎ程度である。
程度のアルミニウム膜を被着しパターンニングして、エ
ミッタ窓部分を露出し、他部分をマスクするアルミニウ
ム膜マスク１７を形成した後、上面より砒素イオンを注
入する。そうすると、エミッタ窓部分の多結晶シリコン
膜１５に砒素イオンが注入される。注入イ芽ンのドーズ
量は１ｏ ’７ｃｎ程度である。
次いで、第１図（Ｃ１に示すように、スパッタ法によっ
て膜厚５０００人程度０ＰＳＧ股１８を被着する。
て膜厚５０００人程度０ＰＳＧ股１８を被着する。
スパッタ法で上面から被着させると、アルミニウム膜マ
スク１７の周囲側面の段差部分はカバーレイジが悪く、
マスク側面にはＰＳＧ膜が薄（被着する。
スク１７の周囲側面の段差部分はカバーレイジが悪く、
マスク側面にはＰＳＧ膜が薄（被着する。
尚、このＰＳＧ膜の代わりに、スパッタ法によって５ｆ
Ｃｈ膜を被着させてもよい。
Ｃｈ膜を被着させてもよい。
次いで、第１図（ｄ）に示すように、弗化アンモンを混
ぜた弗酸溶液によって、ＰＳＧ膜１８を等方的にエツチ
ングする。そうすると、図のようにＰＳＧＩｆｆｌＢが
全部除去される前に、カパーレイジが悪いアルミニウム
膜マスク１７の周囲側面部分のＳｉ’０２１１ｆｆ１６
がエツチング除去され、次に、苛性ソーダ溶液でエツチ
ングすると、露出した多結晶シリコン膜１５（アルミニ
ウム膜マスク周囲側面部分のエツチングされた５ｉ０２
１Ｒの下の多結晶シリコン膜）がエツチング除去される
。そうすると、前記工程で説明したエミッタ窓部分の上
の砒素イオンが注入された多結晶シリコン膜１５と、砒
素イオンが注入されないで、アルミニウム膜マスクで被
覆されている部分の多結晶シリコン膜とが分離される。
ぜた弗酸溶液によって、ＰＳＧ膜１８を等方的にエツチ
ングする。そうすると、図のようにＰＳＧＩｆｆｌＢが
全部除去される前に、カパーレイジが悪いアルミニウム
膜マスク１７の周囲側面部分のＳｉ’０２１１ｆｆ１６
がエツチング除去され、次に、苛性ソーダ溶液でエツチ
ングすると、露出した多結晶シリコン膜１５（アルミニ
ウム膜マスク周囲側面部分のエツチングされた５ｉ０２
１Ｒの下の多結晶シリコン膜）がエツチング除去される
。そうすると、前記工程で説明したエミッタ窓部分の上
の砒素イオンが注入された多結晶シリコン膜１５と、砒
素イオンが注入されないで、アルミニウム膜マスクで被
覆されている部分の多結晶シリコン膜とが分離される。
次いで、第１図（ｅ）に示すように、再び弗酸液によっ
て残りのＰＳＧ膜１Ｂを全部エツチング除去した後、ア
ルミニウム膜マスク１７を四塩化炭素ガスを用いたドラ
イエツチング法でエツチング除去する。この時、５ｉ３
Ｎ４ＩＩＩ’１４はこれらのエツチングの際に、シリコ
ン基板上の５ｉ０２膜１３を保護するエツチング保護膜
の役目をする。なお、アルミニウム膜マスク１７の除去
は燐酸溶液を用いても良い。
て残りのＰＳＧ膜１Ｂを全部エツチング除去した後、ア
ルミニウム膜マスク１７を四塩化炭素ガスを用いたドラ
イエツチング法でエツチング除去する。この時、５ｉ３
Ｎ４ＩＩＩ’１４はこれらのエツチングの際に、シリコ
ン基板上の５ｉ０２膜１３を保護するエツチング保護膜
の役目をする。なお、アルミニウム膜マスク１７の除去
は燐酸溶液を用いても良い。
次いで、第１図（ｆｌに示すように温度９００〜９５０
℃で１０分間熱処理して、砒素をシリコン基板に拡散し
、深さ２０００人のエミッタ領域１９を画定する。
℃で１０分間熱処理して、砒素をシリコン基板に拡散し
、深さ２０００人のエミッタ領域１９を画定する。
次いで、第１図（ｇｌに示すように、５ｉ０２膜１６を
除去（ウォッシュ・アウト）した後、アルミニウム膜を
被着し、このアルミニウム膜と多結晶シリコン膜と合同
時にパターンニングして、ベースコンタクト電極２０と
エミッタ電極２１とを形成する。
除去（ウォッシュ・アウト）した後、アルミニウム膜を
被着し、このアルミニウム膜と多結晶シリコン膜と合同
時にパターンニングして、ベースコンタクト電極２０と
エミッタ電極２１とを形成する。
かくして、アルミニウム膜が多結晶シリコン膜を介して
エミッタ領域およびヘース領域に接した複合膜電極が形
成される。
エミッタ領域およびヘース領域に接した複合膜電極が形
成される。
このように形成すれは、エミッタ領域を画定するための
熱処理によって、砒素イオンが多結晶シリコン膜中を横
方向に拡散し、ベースコンタクト窓からベース領域に砒
素が侵入して、ベースコンタクト抵抗を高くする問題は
解消される。
熱処理によって、砒素イオンが多結晶シリコン膜中を横
方向に拡散し、ベースコンタクト窓からベース領域に砒
素が侵入して、ベースコンタクト抵抗を高くする問題は
解消される。
［発明の効果］
以上の説明から明らかなように、本発明によればベース
コンタクト抵抗を低下させることができて、ＩＣ動作特
性の向上に大きな効果があるものである。
コンタクト抵抗を低下させることができて、ＩＣ動作特
性の向上に大きな効果があるものである。
第１図（ａｌ〜（ｇ）は本発明にかかる形成工程順断面
図、第２図（ａｌ〜（ｄ）は従来の形成工程順断面図で
ある。 図において、 １．１１はｐ型シリコン基扱、 ２．１２ばｎ型ヘース領域、 ３．１３は５ｉ０２膜、 ４．１４は多結晶シリコン膜、 ５はレジスト膜マスク、 ６．１９ばエミッタ領域、 １５はＳｉａ Ｎ４Ｍ’Ａ−１６は５ｉ０２膜、１７は
アルミニウム膜マスク、 １８はＰＳＧ股、 ７．２０はベースコンタクト電極、 ８．２１はエミッタ電極、 Ｅはエミッタ窓、 ＤＣはベースコンタクト窓を
示している。 第１図 第１図 第２図
図、第２図（ａｌ〜（ｄ）は従来の形成工程順断面図で
ある。 図において、 １．１１はｐ型シリコン基扱、 ２．１２ばｎ型ヘース領域、 ３．１３は５ｉ０２膜、 ４．１４は多結晶シリコン膜、 ５はレジスト膜マスク、 ６．１９ばエミッタ領域、 １５はＳｉａ Ｎ４Ｍ’Ａ−１６は５ｉ０２膜、１７は
アルミニウム膜マスク、 １８はＰＳＧ股、 ７．２０はベースコンタクト電極、 ８．２１はエミッタ電極、 Ｅはエミッタ窓、 ＤＣはベースコンタクト窓を
示している。 第１図 第１図 第２図
Claims (1)
- ベース領域上に形成された絶縁膜にベースコンタクト
窓とエミッタ窓とを同時に窓開けした後、上面に多結晶
シリコン膜を形成する工程、次いで、該多結晶シリコン
膜上のエミッタ窓部分を除く全面に金属膜マスクを形成
し、エミッタ窓部分に不純物イオンを注入する工程、次
いで、全面に燐珪酸ガラス膜又は二酸化シリコン膜を被
着し、該燐珪酸ガラス膜又は二酸化シリコン膜の前記金
属膜マスク周囲の段差部分をエッチング除去し、更に該
段差部分の前記多結晶シリコン膜をエッチング除去する
工程、次いで、熱処理してエミッタ領域を形成する工程
が含まれてなることを特徴とする半導体装置の製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59214752A JPS6191962A (ja) | 1984-10-12 | 1984-10-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59214752A JPS6191962A (ja) | 1984-10-12 | 1984-10-12 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6191962A true JPS6191962A (ja) | 1986-05-10 |
Family
ID=16660982
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59214752A Pending JPS6191962A (ja) | 1984-10-12 | 1984-10-12 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6191962A (ja) |
-
1984
- 1984-10-12 JP JP59214752A patent/JPS6191962A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS63314868A (ja) | Ｍｏｓ半導体装置の製造方法 | |
| JPS5946107B2 (ja) | Ｍｉｓ型半導体装置の製造法 | |
| JPH0210730A (ja) | 集積回路チップ上の電界効果トランジスタ用のフィールド・アイソレーション形成方法と構造 | |
| JPS6191962A (ja) | 半導体装置の製造方法 | |
| JPS63207177A (ja) | 半導体装置の製造方法 | |
| JPS5923476B2 (ja) | 半導体装置の製造方法 | |
| JPS5870567A (ja) | 半導体装置の製造方法 | |
| JPS5827335A (ja) | 半導体装置の製造方法 | |
| JPH027558A (ja) | 半導体装置およびその製造方法 | |
| JPH0115148B2 (ja) | ||
| JPS5933271B2 (ja) | 半導体装置の製造方法 | |
| JPS61150377A (ja) | Ｍｉｓ型半導体装置の製造方法 | |
| JPS59111367A (ja) | 半導体装置の製造方法 | |
| JP3058981B2 (ja) | トランジスタの製造方法 | |
| JPH0248146B2 (ja) | ||
| JPS5922381B2 (ja) | ハンドウタイソシノ セイゾウホウホウ | |
| JPS61129869A (ja) | 半導体装置の製造方法 | |
| JPS61176114A (ja) | 半導体装置の製造方法 | |
| JPH05259106A (ja) | 半導体装置の製造方法 | |
| JPS58220461A (ja) | 半導体装置の製造方法 | |
| JPS62211952A (ja) | 半導体装置の製造方法 | |
| JPS6390150A (ja) | 半導体装置の製造方法 | |
| JPS6148935A (ja) | 半導体装置の製造方法 | |
| JPH0123952B2 (ja) | ||
| JPS59139644A (ja) | 半導体装置の製造方法 |