JPS63200232A - 大容量デ−タのシリアル処理方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 デュアル・ボー）ＲＡＭ　（以下、単にデュアルポート
メモリという）の一方のボートを書き込みポートとし他
方を読み出しボートとして用い、それぞれのアドレッシ
ング用に個別のカウンタを設け、書き込みと読み出し毎
に対応するカウンタをカウントアツプすると共に書き込
み毎にカウントアンプし読み出し毎にカウントダウンす
るアップダウンカウンタによりメモリ内のデータのフル
・エンプティ　（塞り・空き）状態を表示して、その表
示内容に応じて占き込みと読み出しの許否を外部に指示
する制御を行なって、大容量のＰＩＦ○（Ｆｉｒｓｔ　
Ｉｎ　Ｆｉｒｓｔ　０ｕｔ）を構成する。

〔産業上の利用分野〕

本発明は、デュアルポートメモリを用いたＦＩＦＯ（先
入れ先出し法のバッファあるいはスタックメモ１月の構
成方式に関し、特に電子複写機やファクシミリ等におけ
る読み取り情報と記録情報との速度ギャップを補償する
ためのバッファに好適な大容量のデータのシリアル処理
方式に関する。

〔従来の技術と発明が解決しようとする問題点〕従来知
られている一ＦＩＦＯは、単一アドレスボットのメモリ
　（ＲＡＭ）と、データ書き込み用のアドレスカウンタ
および読み出し用のアドレスカウンタとを組み合わせて
構成されている。

このため、メモリのアドレスポートに対する書き込み系
と読み出し系の２つのアクセスアドレスの供給を切り換
える制御と、メモリのフル・エンプティ状態を監視する
ために２つの系のアクセスアドレスの差を求める演算と
を行なわなければならず、ＦＩＦＯの動作速度を上げに
くい原因の１つとなっている。

ところで近年、高速大容量のＦＩＦＯに対する需要は高
まる一方であるが、ＦＩＦＯの大容量化は２通常、上記
した従来の構成の場合の動作速度を一層低下させる方向
に作用するため、高速大容量のＦＩＦＯを実現するには
高価な素子と複雑な周辺ハードウェア回路の使用が必要
となり２問題があった。

〔問題点を解決するための手段〕

本発明は、デュアルポートメモリとアップダウンカウン
タの特性に着目してこれを利用することにより５従来の
ＦＩＦＯにおける問題の解決を図るものであり、デュア
ルポートメモリへの書き込み時にアンプカウントをし、
読み出し時にダウンカウントをするアップダウンカウン
タにより、デュアルポートメモリのフル・エンプティ状
態を表示し、その表示によりデータの書き込みと読み出
し可、不可を指示するようにしたものである。

第１図は１本発明の原理的構成を示す図である。

図において、ｌはコントロール回路、２はデータ書き込
みのためのアドレッシング用のカウンタＡ、３はデータ
読み出しのためのアドレッシング用のカウンタＢ、４は
アップダウンカウンタ、５はデュアルポートメモリ、６
は書き込みデータ用のポートＡ、７は読み出しデータ用
のポートＢ。

８は外部装置への書き込み許可信号線、９は外部装置へ
の読み出し許可信号線、１０は外部装置からの入力クロ
ック信号線、１１は外部装置からの出力クロック信号線
、１２は書き込みクロック信号線、１３は読み出しクロ
ック信号線、１４はフル（塞り）状態信号線、１５はエ
ンプティ（空き）状態信号線を表わす。

〔作用〕

コントロール回路ｌから書き込み許可信号線８が発生し
ていると外部装置から入力クロック信号線１０に同期し
てデータがポートＡに供給されその時のカウンタＡの内
容をアドレスとしてデュアルポートメモリ　（以下、メ
モリという）５に古き込みが行なわれると共にコントロ
ール回路１からのクロック信号線１２によりカウンタＡ
とアップダウンカウンタ４をカウントアツプする。

一方、コントロール回路ｌから外部装置へ読み出し許可
信号線９が発生していると、外部装置から入力クロック
信号線ｌｌが入力されてカウンタＢの内容をアドレスと
してメモリ５からの読み出し動作を行ないポートＢに読
み出しデータが出力される。　このようにメモリ５への
データの書き込みがアドレスＯから順次行なわれ、書き
込まれたデータをアドレス０から順次読み出して、カウ
ンタＡの内容がＱになり、カウンタＢの内容（読み出し
アドレス）がＰになると、コントロール回路ｌにはＱ−
Ｐの数値が保持され、その値は第１図の斜線で示すよう
にポートＡから書き込まれたデータ数のうちポートＢへ
の読み出しが終わっていないデータ数を表している。

このアップダウンカウンタ４の係数値がメモリの容量に
対応する数値Ｃを越えると、フル状態信琴線１４に出力
が発生して、書き込み済みデータだけでメモリ５を占有
した状態を表示し、この信号１４を検出するとコントロ
ール回路１は外部装置への書き込み許可信号線８の出力
をオフ状態にして書き込み動作を禁止する。

また、このアップダウンカウンタ４の係数値が０以下に
なると、メモリ５に読み出すべき書き込み済みのデータ
が無くなったことを表わすエンプティ状態信号線１５に
出力が発生し、コントロール回路１がこれを検出すると
外部装置に対し読み出し許可信号線１１の出力をオフ状
態にして、読み出し動作を禁止する。

〔実施例〕

本発明の実施例の構成を第２図に示し、第３図に第２図
の部分回路であるコントロール回路の具体的構成例′を
示す。

第２図において、２０はコントロール回路、２１はアッ
プダウンカウンタ、２２．２３はそれぞれカウンタＡお
よびＢ、２４はデュアルポートメモリ、２５はポートＡ
、２６はボー１−８．２０１は入力クロック信号線、２
０２は出力クロソク信号線、２０３は入力レディ　（準
備）信号線、２０４は出力レディ信号線、２０５はポー
トＡ側のクロック信号線でカウンタＡをカウントアンプ
すると共にデュアルポートメモリ２４を書き込み駆動す
る。２０６はポートＢ側のクロック信号線でカウンタＢ
をカウントアツプすると共にデュアルポートメモリ２４
を読み出し駆動する。２０７，２０８はそれぞれアップ
ダウンカウンタへのアップクロック信号線とダウンクロ
ック信号線、２０９はアップダウンカウンタのキャリー
（桁上げ）信号線、２１０はアップダウンカウンタのボ
ロー（桁借り）信号線、２１１は占き込みアドレスバス
、２１２は読み出しアドレスバス、２１３は外部装置か
らのデータ入力用バス、２１４は書き込みデータ六ス、
２１５は読み出しデータバス、２１６は外部装置へのデ
ータ出力用バスを表わす。

第２図において、コントロール回路２０から入力レディ
信号線２０３にレディ出力が発生すると。

データを入力する外部装置がその信号線をモニタしてい
て、そのレディ状態を検出し、入力クロック線２０１に
クロック信号を送ると共に入力データＤｉをバス２１３
に出力する。

コントロール回路２０は入力クロック２０１を受けとる
とクロック信号線２０５に出力を発生し。

デュアルポートメモリ　（以下、メモリという）２４で
は、アドレスバス２１１によりカウンタＡの内容をアド
レスとしてポートＡからの入力データをバス２１４から
受けて書き込みが行なわれる。

この書き込み動作と共にカウンタＡはカウントアンプ（
＋１）を行ない次の書き込みアドレスが設定される。

して、アップダウンカウンタ２１をアップカウント動作
させる。

一方、入力側の外部装置は出力レディ信号線２０４の状
態をモニタしていて、レディ状態の信号を検出すると読
み取りのための出力クロックを信号線２０２に供給する
。

コントロール回路２０はこれを受は取ると信号線２０６
にクロックを発生し、メモリ２４では。

アドレスバス２１２によりカウンタＢの内容をアドレス
として読み出し駆動を行ない、出力データＤｏはバス２
１５からポー）Ｂを介して出力バス２１６に得られ外部
装置に入力される。この読み出し動作と並行してカウン
タＢは線２０６からのクロックによりカウントアツプし
て次の読み出しアドレスが設定される。

またコントロール回路２０は、線２０６へのクロック出
力と同時に信号線２０８へダウンクロックを発生し、こ
れによりアップダウンカウンタ２１は、ダウンカウント
（−１）する。

アップダウンカウンタ２１は、このように書き込み動作
毎によりアンプカウントし、読み出し動作毎にダウンカ
ウントすることにより、そのカウント値は、メモリ２４
内に書き込み済みで読み出しが未了のデータ数を表わし
、アップダウンカウンタ２１がメモリ２４の最終アドレ
スに対応する数値を越えるとオーバーフロー状態となり
、キャリー（桁上げ）信号が線２０９に発生する。この
信号を検出するとコントロール回路２０は入力レディ信
号線２０３の出力状態を切換えて外部装置に対して書き
込み動作を禁止する指示を与える。

また、アップダウンカウンタ２１がθ以下になるとアン
ダーフロー状態となりボロー（桁借り）信号が線２１０
に発生し、読み出すべきデータが゛無くなったことを表
示する。

この信号をコントロール回路２０で検出すると出力レデ
ィ信号線２０４の出力状態を切換えて外部装置に対して
読み出し動作を禁止する指示を与える。

なお、外部装置からの書き込みを禁止する状態（人力レ
ディ信号がオフ状態）であった時には。

出力レディ信号線２０４はレディ出力を発生して読み出
し動作が可能となり、逆に読み出しが禁止の状態（出力
レディ信号がオフ状態）であった時には、入力レディ信
号線２０３はレディ出力を発生して書き込み動作が可能
となる。

コントロール回路２０の具体的構成例を第３図に示す。

第３図において、３０はコントロール回路、３１．３２
はノット回路、３３．３４はアンド回路であり、キャリ
ー信号（第２図の信号線２０９）が論理“ｌ”の場合入
力レディ信号は“０”となり、外部装置に対して書き込
みを禁止する。そして、キャリー信号が論理“０”の場
合入力レディ信号は論理“１”となり１人力クロック信
号（第２図の信号線２０１）からのクロックはアンド回
路３３を通ってＡ側りロック（第２図の信号線２０５）
として出力される。

一方、ボロー信号（第２図の信号線２１０）が論理“０
”の場合、ノット回路３２で反転して外部装置に対し出
力レディ信号を論理“１”として出力し、外部装置から
の出力クロック（第２図の信号線２０２）はアンド回路
３４を通ってＢ側りロック（第２図の信号線２０６）と
して出力される。

ボロー信号が論理“ｌ”の場合、出力レディ信号は“０
”となり読み出し動作が禁止される。

第２図の実施例におけるカウンタＡ、Ｂ　（２２゜２３
）のカウント動作状態とアップダウンカウンタ２１のカ
ウント動作状態を、第４図の（１１１１，（ｂ＞に示す
。

第４図では、説明を簡単にするため、メモリ５の容量を
１６ワード（１ビツト構成）、とする場合について示し
ており、第４図（ａｌのようにカウンタＡ、Ｂはイニシ
アル値を０として、θ番地から書き込み、読み出しを行
ない、順次ｌ、２．・・・とカウントアツプする１６進
カウンタであり、Ｆ番地（１５番地）に達すると次のカ
ウントアツプによりＯ番地に戻る。

また、アップダウンカウンタは１７進カウンタであり、
第４図（ｂ）に示すように最初の占き込みで１になり、
以後書き込みでカウントアツプし、読み出しでカウント
ダウンし、カウント値がＩＦ（１６）に達するとキャリ
ー信号を発生し、それ以上の書き込みを禁止する。そし
て、アンプダウンカウンタが１から０になるとボロー信
号が発生して読み出しを禁止する。

次に１本発明の大容量データのシリアル処理方式の好適
な応用例を第５図に示す。第５図は、電子式複写機の構
成例であり、４０は第２図に示す大容量ＲＡＭ−ＰＩＦ
ｏ、４１は原稿を光学的に走査して得られた読取り電気
信号（ディジタル信号）を出力するスキャナ、４２はデ
ィジクル信号を受は取って記録を行なうレーザ・プリン
タ、４３は制御用プロセッサである。スキャナ４１から
の原稿の走査出力であるディジタル信号は、スキャナの
走査速度（クロック）により大容量ＦＩＦＯに書き込ま
れ、大容ＩＦＩＦＯに書き込まれたデータはレーザ・プ
リンタ４２の読み出しクロックにより読み出されて記録
データとして入力される。

〔発明の効果〕

本発明によれば、ＦＩＦＯのフル・エンプティ監視の論
理回路がアップダウンカウンタを用いたことにより単純
化され、またデュアルポートメモリを用いたことにより
、大容量で高速のＦＩＦＯを容易に構成することができ
、ハードウェア量の削減とコストの引き下げが可能とな
る。

【図面の簡単な説明】

第１図は本発明の原理的構成図、第２図は本発明の１実
施例の構成図、第３図は実施例の部分構成であるコント
ロール回路の具体的構成例、第４図（ａｌ、　（ｂｌは
カウントＡ、Ｂ及びアップダウンカウンタの動作状態図
、第５図は本発明の１応用例のブロック構成図である。 第１図において。 １：コントロール回路 ２．３ニアドレツシング用カウンタＡｂ・Ｊ［−３４ニ
アツブダウンカウンタ ５：デュアルポートメモリ ６：書き込みデータ用ポートＡ ７：読み出しデータ用ボートＢ ８：書き込み許可信号線 ９：読み出し許可信号線 ｌＯ二人力クりソク信号線 １１：出力クロック信号線 １２：書き込みクロック信号線 １３：読み出しクロック信号線 １４：フル状態信号線 １５：エンプティ状態信号線

Claims (1)

1. 【特許請求の範囲】 デュアルポートメモリ（５）と、 前記デュアルポートメモリ（５）の２つのポートをそれ
   ぞれ個別にアドレッシングする第１のカウンタ（２）及
   び第２のカウンタ（３）と、前期デュアルポートメモリ
   （５）内のデータのフル・エンプティ状態を表示するア
   ップダウンカウンタ（４）と、 前記アップダウンカウンタ（４）の状態出力を用いてデ
   ータの入出力の許否を外部に表示すると共に、データの
   書き込みクロックに応じて前記デュアルポートメモリ（
   ５）にデータを書き込み、同時に前記第１のカウンタ（
   ２）及び前記アップダウンカウンタ（４）をカウントア
   ップさせ、またデータの読み出しクロックに応じて前記
   デュアルポートメモリを読み出し、前記第２のカウンタ
   （３）のカウントアップとアップダウンカウンタのカウ
   ントダウンを行なわせるコントロール回路（１）と、 を備えていることを特徴とするデュアルポートメモリを
   用いた大容量データのシリアル処理方式。