JPS6055848B2 - 情報処理装置 - Google Patents

情報処理装置

Info

Publication number
JPS6055848B2
JPS6055848B2 JP50123236A JP12323675A JPS6055848B2 JP S6055848 B2 JPS6055848 B2 JP S6055848B2 JP 50123236 A JP50123236 A JP 50123236A JP 12323675 A JP12323675 A JP 12323675A JP S6055848 B2 JPS6055848 B2 JP S6055848B2
Authority
JP
Japan
Prior art keywords
information processing
information
processing device
fifo
stack
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
JP50123236A
Other languages
English (en)
Other versions
JPS5247637A (en
Inventor
清吾 鈴木
精治 江口
由明 森谷
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Tokyo Shibaura Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Shibaura Electric Co Ltd filed Critical Tokyo Shibaura Electric Co Ltd
Priority to JP50123236A priority Critical patent/JPS6055848B2/ja
Priority to US05/732,966 priority patent/US4145755A/en
Publication of JPS5247637A publication Critical patent/JPS5247637A/ja
Publication of JPS6055848B2 publication Critical patent/JPS6055848B2/ja
Expired legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
    • G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
    • G06F5/10—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor having a sequence of storage locations each being individually accessible for both enqueue and dequeue operations, e.g. using random access memory
    • G06F5/12—Means for monitoring the fill level; Means for resolving contention, i.e. conflicts between simultaneous enqueue and dequeue operations
    • G06F5/14—Means for monitoring the fill level; Means for resolving contention, i.e. conflicts between simultaneous enqueue and dequeue operations for overflow or underflow handling, e.g. full or empty flags

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Information Transfer Systems (AREA)

Description

【発明の詳細な説明】 本発明は情報処理装置におけるデータバッファの改良
に関する。
従来速度の異なる処理装置と入出力装置間のデータバ
ッファとしてＦＩＦＯスタックが使用されている。
このＦＩＦＯスタックには２種のステータス信号を備
えている。
即ちＦＩＦＯにはその蓄積容量を満たす情報が存在して
いることを示す’’Ｆｕ『信号−と情報が満たされてい
ないことを示す゛’Ｅｍｐｔｙ’’信号である。
このようなＦＩＦＯスタックＣは第１図に示すように情
報処理装置Ａと入出力装置Ｂ間に配置され、情報処理装
置Ａは入出力装置Ｂへ情報を転送するためにその演算結
果の逐一を出し更にＦＩＦＯスタックＣはこれを蓄積し
ていくことになる。入出力装置Ｂは前述のように情報処
理装置Ａとは処理速度が異なるが、そのベースを維持し
ながらＦＩＦＯスタックＣから転送情報を取り込み、一
区切りつけは休止する。 このような転送方式において
、入出力装置Ｂがラインプリンタ等の場合には１６〜３
２ワード程度の情報を一括したブロックとして要求する
が、入出力装置への転送開始時機にはＦＩＦＯ中に１６
〜３２ワードの情報が蓄積されている必要がある。
若し、ＦＩＦＯスタックＣに蓄積されている情報が前
記ワード数より少ない場合には入出力装置Ｂはダーミ情
報をも取り込んてしまい、誤字を打つてしまうことにな
る。
更にＦＩＦＯＣの情報量が前記１６〜３２ワードより
多い場合には入出力装置Ｂが情報を取込んだ時点でＦＩ
ＦＯスタックＣ中に情報が末だ残つていることになる。
更に又入出力装置Ｂのブロック転送量とＦＩＦＯスタ
ックＣの蓄積情報量が共に３２ワードの場合には、この
転送が１区切りついたと同時に入出力装置Ｂは休ませ、
ＦＩＦＯスタックＣは蓄積情報量がないので゜“Ｅｍｐ
ｔｙ゛の状態となる。このために入出力装置Ｂの代りに
ＦＩＦＯスタックＣから６６Ｅｍｐｔｙ′１のフラグが
発生することになるので情報処理装置Ａはこのフラグを
センスしていれば良いことになる。本発明はこのような
背景に鑑みて完成されたものでプログラムによつてＦＩ
Ｆ′ＯスタックＣの転送開始時機を指定する手段を設け
た情報処理装置を提供する。
即ちＦＩＦＯスタックを情報処理装置間のデータバッフ
ァとして利用する際コマンドレジスタを付設してこれを
一方の情報処理装置によつて制御して、ＦｌＦＯスタッ
クの転送開始時機を指定可能とした。
以下、本発明を実施例により、図面を用いながら説明す
る。
第２図は本発明の１実施例を示すブロック図である。図
中で、Ａは情報処理装置（第１の情報処理装置）、Ｂは
入出力装置（第２の情報処理装置）、ＤはＦＩＦＯスタ
ック、Ｅは情報処理装置Ａが発するＦＩＦＯスタックＤ
を制御する情報を蓄わえるコマンドレジスタ、ＦはＦＩ
ＦＯスタックの制御回路、ＧはＦＩＦ′ＯスタックＤか
ら入出力装置Ｂへの情報の一方通行性を制御する単なる
バッファ回路である。尚、ＦＩＦＯ制御回路Ｆ及びバッ
ファ回路Ｇは、それぞれコマンドレジスタＥがＦＩＦＯ
スタックＤを直接制御可能な場合、及びＦＩＦＯスタッ
クＤから入出力装置Ｂへの情報の一方通行性の制御が必
要でない場合は、必ずしも必要ではない。前記情報処理
装置Ａは、ＦＩＦＯスタックＤより゜゜Ｅｍｐｔｙ゛信
号が出ると情報をこ）に入れ始め３２ワードの転送が完
了すると、この転送された情報が再び転送される他の情
報処理装置例えばＩ／０機器が受け入れ準備が整つたと
の信号゜“Ｒｅａｄｙ゛を確認する。
この信号をみて情報処理装置ＡはコマンドレジスタＥの
特定ビットをセットし、これをＦＩＦＯＤの制御回路Ｆ
に伝達され、これによつてＦＩＦＯＤは同時に転送を開
始する。そして“Ｅｍｐｔｙ゛信号が出ると停止するが
、この例では前述のように３２ワード転送完了した時点
である。又情報処理装置ＡはＦＩＦＯＤから゜“Ｅｍｐ
ｔｙ゛フラグが発生するまで転送を中断していれば良い
。このようにＩ／０機器によつて決定された任意のワー
ド数のブロック転送が、情報処理装置Ａによるプログラ
ム制御でコマンドレジスタＥを動作させ、ＦＩＦＯＤの
転送開始時機を決定するので効率が良い。
更に他の情報処理装置例えばＩ／０が何か仕事を行つて
いる場合にはＦＩＦＯＤよりの転送は行われない。
【図面の簡単な説明】
第１図は従来の回路を示したブロック図第２図は、本発
明に係る回路のブロック図である。

Claims (1)

    【特許請求の範囲】
  1. １ 第１の情報処理装置と、この第１の情報処理装置か
    らの情報を蓄積するＦＩＦＯスタックと、このＦＩＦＯ
    スタックから情報を受けとる第２の情報処理装置と、こ
    の第２の情報処理装置が処理可能であることを示す信号
    及び前記ＦＩＦＯスタックに所定の情報量が蓄積されて
    いることを示す信号を受けて、前記第１の情報処理装置
    が発する前記ＦＩＦＯスタックから前記第２の情報処理
    装置への情報の転送開始時機を制御する情報を蓄わえる
    コマンドレジスタから成る情報処理装置。
JP50123236A 1975-10-15 1975-10-15 情報処理装置 Expired JPS6055848B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP50123236A JPS6055848B2 (ja) 1975-10-15 1975-10-15 情報処理装置
US05/732,966 US4145755A (en) 1975-10-15 1976-10-15 Information transferring apparatus

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP50123236A JPS6055848B2 (ja) 1975-10-15 1975-10-15 情報処理装置

Publications (2)

Publication Number Publication Date
JPS5247637A JPS5247637A (en) 1977-04-15
JPS6055848B2 true JPS6055848B2 (ja) 1985-12-06

Family

ID=14855560

Family Applications (1)

Application Number Title Priority Date Filing Date
JP50123236A Expired JPS6055848B2 (ja) 1975-10-15 1975-10-15 情報処理装置

Country Status (2)

Country Link
US (1) US4145755A (ja)
JP (1) JPS6055848B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200074327A (ko) * 2018-12-14 2020-06-25 현대자동차주식회사 주행 경로 별 최적 연비 운전 패턴 제공 시스템 및 방법

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4285038A (en) * 1976-10-15 1981-08-18 Tokyo Shibaura Electric Co., Ltd. Information transfer control system
US4433391A (en) * 1981-08-17 1984-02-21 Burroughs Corporation Buffered handshake bus with transmission and response counters for avoiding receiver overflow
US4486854A (en) * 1981-10-15 1984-12-04 Codex Corporation First-in, first-out memory system
US4594660A (en) * 1982-10-13 1986-06-10 Honeywell Information Systems Inc. Collector
US4847812A (en) * 1986-09-18 1989-07-11 Advanced Micro Devices FIFO memory device including circuit for generating flag signals
US4995005A (en) * 1986-09-18 1991-02-19 Advanced Micro Devices, Inc. Memory device which can function as two separate memories or a single memory
US4916658A (en) * 1987-12-18 1990-04-10 International Business Machines Corporation Dynamic buffer control
EP0374764B1 (en) * 1988-12-19 2001-04-04 Nec Corporation Data transfer apparatus
US5012442A (en) * 1988-12-19 1991-04-30 Chrysler Corporation Bus receiver power-up synchronization and error detection circuit
US5729708A (en) * 1989-12-04 1998-03-17 Canon Kabushiki Kaisha Portable data buffer apparatus with manually controlled reception/transmission
US5687396A (en) * 1989-12-04 1997-11-11 Canon Kabushiki Kaisha Data buffer apparatus with interrupted transmission/reception
JPH04233059A (ja) * 1990-06-25 1992-08-21 Internatl Business Mach Corp <Ibm> 情報処理装置
JP2752522B2 (ja) * 1990-12-20 1998-05-18 富士通株式会社 広帯域ｉｓｄｎにおけるフロー制御方式
US5640599A (en) * 1991-12-30 1997-06-17 Apple Computer, Inc. Interconnect system initiating data transfer over launch bus at source's clock speed and transfering data over data path at receiver's clock speed
US5887196A (en) * 1991-12-30 1999-03-23 Apple Computer, Inc. System for receiving a control signal from a device for selecting its associated clock signal for controlling the transferring of information via a buffer
US5566301A (en) * 1992-02-11 1996-10-15 Futuretel, Inc. ISDN audiovisual teleservices interface subsystem
JP3736855B2 (ja) * 1995-07-10 2006-01-18 ジーリンクス インコーポレイテッド フィールドプログラマブル・ゲートアレイ及びインテリジェント・メモリを含んでいるシステム
US5802310A (en) * 1996-05-30 1998-09-01 International Business Machines Corporation Systems and methods for data channel queue control in a communications network
US6058439A (en) * 1997-03-31 2000-05-02 Arm Limited Asynchronous first-in-first-out buffer circuit burst mode control
US8764654B2 (en) * 2008-03-19 2014-07-01 Zin Technologies, Inc. Data acquisition for modular biometric monitoring system

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3482214A (en) * 1966-10-03 1969-12-02 Burroughs Corp Buffering of control word and data word system memory transfers in a communications control module
US3573745A (en) * 1968-12-04 1971-04-06 Bell Telephone Labor Inc Group queuing
US3693161A (en) * 1970-07-09 1972-09-19 Burroughs Corp Apparatus for interrogating the availability of a communication path to a peripheral device
US3689897A (en) * 1971-01-13 1972-09-05 Burroughs Corp Switching maxtrix control circuit for handling requests on a first-come first-serve priority basis
GB1289249A (ja) * 1971-05-05 1972-09-13
US3878513A (en) * 1972-02-08 1975-04-15 Burroughs Corp Data processing method and apparatus using occupancy indications to reserve storage space for a stack
US3818461A (en) * 1972-04-10 1974-06-18 Litton Systems Inc Buffer memory system
US3898626A (en) * 1974-03-13 1975-08-05 Control Data Corp Data processing apparatus

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200074327A (ko) * 2018-12-14 2020-06-25 현대자동차주식회사 주행 경로 별 최적 연비 운전 패턴 제공 시스템 및 방법

Also Published As

Publication number Publication date
JPS5247637A (en) 1977-04-15
US4145755A (en) 1979-03-20

Similar Documents

Publication Publication Date Title
JPS6055848B2 (ja) 情報処理装置
US4344132A (en) Serial storage interface apparatus for coupling a serial storage mechanism to a data processor input/output bus
EP0009678B1 (en) Computer input/output apparatus
US4258418A (en) Variable capacity data buffer system
US6584512B1 (en) Communication DMA device for freeing the data bus from the CPU and outputting divided data
JPS6194142A (ja) フア−ストイン／フア−ストアウト形メモリ
JPS5936773B2 (ja) ロ−カルバ−スト転送制御方式
JPS6333185B2 (ja)
JP2826780B2 (ja) データ転送方法
JP3259095B2 (ja) データ転送方法
JP2533886B2 (ja) デ―タ転送方式
JPS6043764A (ja) 情報処理システム
JPS6019023B2 (ja) デ−タ処理装置
JP2786742B2 (ja) プリンタ送出データの制御方式
JPS60193044A (ja) デ−タバツフア装置
JPS6269347A (ja) ダイレクトメモリアクセスコントロ−ラ
JPS6294042A (ja) 通信制御装置
JPS6048774B2 (ja) デ−タファイル管理方式
JPH06161945A (ja) メモリデータ転送装置
JPS62180452A (ja) デ−タ転送回路
JPS61117651A (ja) インタ−フエイス装置
JPH04160459A (ja) データ転送装置
JPS59117653A (ja) 外部記憶制御装置
JPH0261721A (ja) バッファメモリの制御装置
JPS6051940A (ja) バッファメモリ制御方式