JPS6198380A - デイスプレイ制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の属する技術分野 本発明は、陰極線管（ＣＲＴ）ディスプレイによって情
報を表示するディスプレイ装置の表示情報メモリの制御
を行なうディスプレイ制御装置に関し、特に表示情報メ
モリの読出しによる画面表示と上位処理装置から前記表
示情報メモリへのアクセスとの競合処理を行なう制御回
路に関する。

従来技術 従来のディスプレイ制御装置は、表示情報メモリを主記
憶の一部として割り付けることにより、上位の処理装置
からは表示情報メモリを一般の主記憶と同様にアクセス
できるようにして、主記憶上からダイレクトメモリアク
セス（ＤＭＡ）方式によってディスプレイへの表示情報
を読出すようにしている。これは、表示を行なうために
頻繁に主記憶をアクセスするため、上位の処理装置の処
理速度が一定の割合で低下するという欠点がある。

表示情報メモリを主記憶と分離して、上位の処理装置が
表示情報メモリをアクセスするときにのみ上位装置と表
示情報メモリとを接続するようにした装置もあるが、上
位の処理装置から表示情報メモリへのアクセスによって
表示制御が乱されて、ディスプレイ上の表示画面に雑音
が発生するという欠点がある。

発明の目的 本発明の目的は、上述の従来の欠点を解決し。

上位の処理装置から表示情報メモリへのアクセスは、デ
ィスプレイの水平ブランキング期間にのみ１　　　　許
容するようにして、ディスプレイ画面上の雑音；′ｊ　
　　６□□１５、ゎ９や。。１ケ。、□０ゆ理速度を低
下させることのないディスプレイ制御装置を提供するこ
とにある。

発明の構成 本発明のディスプレイ制御装置は、ディスプレイに表示
すべき情報を記憶させるための表示情報メモリと、該表
示情報メモリの読出しアドレスおよび水平同期信号を発
生し読出し情報をディスプレイに表示可能な信号に変換
出力するディスプレイ信号発生回路と、上位処理装置か
ら入力されるアドレス信号または前記ディスプレイ信号
発生回路から入力される読出レアドレス信号を択一的に
選択出力するセレクタ回路と、上位処理装置から入力さ
れるアドレス信号が前記表示情報メモリを示すことを識
別するデコーダ回路と、上位処理装置に接続されたデー
タバスと前記表示情報メモリの間に介装されたバッファ
回路と、上位装置からのアクセス信号と水平ブランキン
グ期間の論理積によって前記バッファ回路を活性化する
手段と、上位装置からの書込み要求を水平ブランキング
期　　　　　１間の始点から一定時間経過した後に表示
情報メモリに供給するゲートと、上位装置からのアクセ
ス信号に対して要求保留中を示す信号を出力する手段と
を備えて、表示画面の水平ブランキング期間中にのみ上
位装置から前記表示情報メモリへのアクセスを許容する
ことを特徴とする。

発明の実施例 次に、本発明について、図面を参照して詳細に説明する
。

第１図は１本発明の一実施例を示すブロック図である。

すなわち、ＣＲＴディスプレイに表示すべき情報を記憶
させるための表示情報メモリ１１と、該表示情報メモリ
１１の読出しアドレスおよび水平同期信号を発生し読出
し情報をＣＲＴディスプレイに表示可能な信号に変換出
力するＣＲＴディスプレイ信号発生回路１０と、上位処
理装置から入力されるアドレス信号１０３のうちの下位
アドレスまたは前記ＣＲＴディスプレイ信号発生回路１
０からの読出しアドレス信号を択一的に選択出力するセ
レクタ回路１２と、上位処理＊ａｉから入力されるアド
レス信号１０３の上位アドレスをデコードして該アドレ
スが前記表示情報メモリ１１を示すことを識別するため
のデコーダ回路１３と、上位処理装置に接続されたデー
タバス１１７と前記表示情報メモリ１１の間に介装され
たバッファ回路１７と、ＣＲＴディスプレイ信号発生回
路ｌＯの出力する水平同期信号１０１によって°′ｌ”
を出力するフリップフロップ１５と、水平同期信号１０
１を一定時間遅延させる遅延回路１４と、遅延回路１４
の出力によってフリップフロップ１５の出力をラッチ出
力するフリップフロップ１６と、上位処理装置から入力
される読出要求信号１０８および書込要求信号１０９を
通過させる論理和回路２２と、前記デコーダ回路１３の
出力によって開かれたとき論理和回路２２の出力１０７
を通過させてアクセス信号１１０として出力するアンド
ゲート２０と、アクセス信号１１０とフリップフロップ
１６の非反転出力１１３の論理積によって活性化信号１
１Ｂを出力するアンドゲート１８と、上位処理装置から
入力される書込要求信号１０９とフリップフロップ１Ｂ
の非反転出力１１３の論理積によって書込み指示１１８
を出すアンドゲート１８と、アクセス信号１１０と７リ
ツプフロツグ１６の反転出力１１４の論理積によって係
留中信号１１５を上位の処理装置に送出するアンドゲー
ト２１とから構成される。

ＣＲＴディスプレイ信号発生回路１０は、一定周期の水
平同期信号１０１を発生し、水平同期信号１０１に同期
して表示画面の有効期間に表示情報メモリ１１の読出し
アドレス信号１０２を発生し、表示情報メモリー！かう
読出した情報をディスプレイ信号１０Ｇに変換して図示
されないＣＲＴディスプレイ装置へ送出する。水平同期
信号１０１が出力されている期間は水平ブランキング期
間であって、この期間には表示情報メモリー１からの読
出しは行なわない。

ディスプレイ信号発生回路１０の出力する読出しアドレ
ス信号１０２は、セレクタ回路１２を経由して表示情報
メモリー１に入力される。セレクタ回路１２には、上位
の処理装置からアドレスバスを通して入力されるアドレ
スバス信号１０３の下位アドレス（も入力されるが、水
平同期信号１０１が“ｌ”であ：、す るときはディスプレイ信号発生回路ｌＯからの続出しア
ドレス信号１０２が選択され、水平同期信号１０１が“
０”であるときは、上位の処理装置から入力されたアド
レスバス信号１０３の下位アドレスが選択されて表示情
報メモリー１へのアドレス信号１０４　として出力され
る。

従って、水平同期信号１０１が“０”である期間、すな
わち画面表示が有効な期間は、読出しアドレス信号１０
２で指定された情報がデータ信号１０５として読出され
てディスプレイ信号発生回路１０に与えられ、ディスプ
レイ信号発生回路１０は前述したディスプレイ信号１０
０を出力する。

一方、アドレスバス信号１０３の上位アドレスがデコー
ダ回路１３で解読され、アドレスバス信号１０３が表示
情報メモリーｌを示すものであるときは、デコーダ回路
１３からアドレス選択信号１０Ｂが出力され、アントゲ
−）２０が開かれる。

アンドゲート２０には、論理和回路２２の出力１０７が
入力され、論理和回路２２には、上位装置からの読出要
求信号１０８および書込要求信号１０９が入力される、
読出要求信号１０Ｂまたは書込要求信号１０９が入力さ
れたときは、上位の処理装置はアドレスバス信号１０３
で指定したアドレスに対する読出し又は書込みの要求中
であることを示す、従って、アントケート２０の出力す
るアクセス信号１１０は上位の処理装置が表示情報メモ
リ！ｌを指定して書込み又は読出し要求を出力している
間のみ“１″“となる、アクセス信号１１０は′、フリ
ップフロップ１５．１８のクリア入力ＣＬおよびアンド
ゲートＩ１１，２１に与えられる。

フリップフロップ１５のデータ入力には固定的に°１″
が入力され、そのクロック入力には水平同期信号１０１
が入力されている。また、フリップフコツブ１８のデー
タ入力にはフリップフロップ】５の出力１１１が入力さ
れ、そのクロック入力には水平同期信号１０１が遅延回
路１４で一定時間遅延された遅延信号１１２が入力され
る。フリップフロップ１５．１８のクリア入力ＣＬは負
論理であり、クロック入力よりも優先する。従って、ア
クセス信号１１０が“０”の期間はフリップフロップ１
５の非反転出力１１１　　、およびフリップフロップ１
６の非反転出力１１３は、共に°°０”であり、フリッ
プフロップ１６の反転出力１１４はｌ”である、そして
、アクセス信号１１０が“ｌ”になると、水平同期信号
１０１の立上り時点でフリップフロップ１５の非反転出
力１！！が“Ｉ　ＩＩとなり、一定時開運れてフリップ
フロップ１６の非反転出力１１３が“１″になり、反転
出力１１４は“０′となる。従って、上位の処理装置が
表示情報メモリ１１に対する読出し又は書込みの要求を
開始すると、アクセス信号１１０が“１″となり、その
後水平同期信号１０１の立上りで７リツプフロツプ１５
がトリガされてアリツブフロップ１５の非反転出力１１
１が“１″となり、その一定時間後にフリップフロップ
１６の非反転出力１１３が”１”となり、その反転出力
１１４は“０″となる。

フリップフロップ１Ｂの非反転出力１１３が“１”にな
ると、アントゲ−）１１３の活性化信号１１Ｂが１”と
なり、バッファ回路１７が活性化される。

本実施例では、遅延回路１４．フリップフロップ１５．
１６ｉとアンドゲート１Ｂとで、′上位装置からのアク
セス信号と水平ブランキング期間の論理積によって前記
バッファ回路１７を活性化する手段”を構成している。

４７７７回路１７は、読出要求信号１０８が“ｌ”の場
合には、データ信号１０５をデータバス信号１１７とし
て送出する方向で動作し、読出要求信号１０８が“０″
の場合には、データバス信号１１７を表示情報メモリ１
１の方へ伝達する方向に動作方向を切替える。

また、書込要求信号１０９が“ｌ”のときは、プリップ
フロップ１６の非反転出力１１３によってアントゲ−）
１８から書込み指示１１８を出力して、表示情報メモリ
１１にバッフ７回路１７から入力されたデータ信号１０
５の書込みを指示する。アントゲ−）１１３は、°゛上
位装置からの書込み要求を水平ブランキング期間の始点
から一定時間経過した後に表示情報メモリ１１に供給す
るゲート”である。

一方、アクセス信号１１０が“１″になってからフリッ
プフロップ１Ｂの反転出力１１４がＯ″にな（る迄の間
、アンドゲート２！から係留中信号１１５を；；　　　
よヶ。□、４゜ア、よヶ□ゎ、。０を保留中であること
を通知する。アントゲ−）２１は、“上位装置からのア
クセス信号に対して要求保留中を示す信号を出力する手
段°′を構成している。

フリップフロップ１Ｂの反転出力１１４が“０″になる
と係留中信号１１５の送出が停止され、保留中の読出し
又は書込み要求を受付ける。要求が完了すると、上位装
置は読出要求信号１０８と書込要求信号１０９の双方を
“０″として、要求を終了したことを示す、これによっ
て論理和回路２２の出力１０７が０″となり、アクセス
信号１１０も°Ｏ′９となってフリップフロップ１５．
１８はクリアされる。従って、フリップフロップ１６の
非反転出力１１３が０″に、反転出力１１４が“１”と
なる。

このとき、アクセス信号１１０は“Ｏ”であるから、係
留中信号１１５は“０″のままである。また、活性化信
号１１Ｂが′０”になってバッファ回路１７が非活性化
され、データバス信号１１７とデータ信号１０５　とは
切離される。　　　　　　　　　　　　　　　１第２図
は、上位の処理装置が表示情報メモリ１１に対する書込
みを行なう場合の本実施例の動作を示すタイムチャート
である。同図（Ａ）は、水平同期信号１０１であり、上
位の処理装置が同図ＣＢ）に示すアドレスバス信号１０
３およびデータバス信号１１７を送出して、同図（Ｃ）
に示すように時点Ａで書込要求信号１０３を送出すると
、同図ＣＤ）に示すようにアクセス信号１１Ｇが“ｌ”
となり、係留中信号１１５が送出される（同図（Ｇ）参
照）。

その後、水平同期信号１０１の立上り時点Ｃでフリップ
フロップ１５の非反転出力１１１が“１”となり、その
一定時間後（時点Ｄ）に遅延信号１１２が”　１”とな
り（同図（Ｅ）参照）、これによって同図（Ｆ）に示す
ようにフリップフロップ１６の非反転出力１１３が“１
″となり、その反転出力１１４は“０′°となる。その
時点Ｅで係留中信号１１５の送出が停止される（同図Ｃ
Ｇ）参照）、同時に、活性化信号１１６および書込み指
示１１８が“ｌ”となり（同図（Ｈ）、（Ｋ）参照）、
同図ＣＩ）に示すように、書込みデータがデータ信号１
０５として表示情報メモリ１１に入力され１表示情報メ
モリ１１のアドレスバス信号１０３の下位アドレスで指
定された番地に書込まれる。上記一定の遅延時間は１表
示情報メモリ１１のアクセス時間を満足する値に設定さ
れているから、アドレスバス信号１０３の入力時点に拘
らず、表示情報メモリ１１はセレクタ回路１２の出力に
よって書込みアドレスを確定している。

上位の処理装置は、係留中信号１１５の送出が停止され
ると、同図（Ｃ）に示す時点Ｉで書込要求信号１０９を
“０”として、表示情報メモリ１１に対する書込みが完
了する。これによってアクセス信号１１０が“０′°と
なり、非反転出力１１３　　、活性化信号１１８．書込
み指示１１８等もすべて°“０”に復帰する。

水平ブランキング期間が開始されてから、表示情報メモ
リ１１への書込みが完了するまでの時間は、水平ブラン
キング期間よりは充分に短いから、上位の処理装置から
表示情報メモリ１１への書込みは、水平ブランキング期
間に行なわれる。この間は、表示情報メモリ１１から画
面表示のための情報読出しはされないので、ＣＲＴディ
スプレイの表示画面上にノイズが発生することを防止で
きるという効果がある。上位の処理装置から表示情報メ
モリー１の情報を読出す場合も同様である。

今、水平ブランキングの周期をＴとすると、上位の処理
装置が表示情報メモリー１に対して書込み又は読出し要
求を発生してから、１つの情報の読出し又は書込みが実
行される迄に要する平均時間はＴ／２であり、連続して
情報の書込み（または読出し）を行なう場合の間隔はほ
ぼＴである。これは、一般のメモリ読出し又は書込みに
必要な時間よりも長いから、上位の処理装置の処理速度
低下の要因となるが、実際には、上位の処理装置は１表
示情報メモリー１への書込み又は読出しの前後に他の処
理を行なうことが可能である。従って、上位の処理装置
の処理速度の低下は顕著にはならない、また、上位の処
理装置が表示情報メモ基 ；、１　　　　“１”１対し書込“・読出５等を行５ｈ
“パ８は、独自の処理速度で動作できることは勿論であ
り１本装置によって上位速度の処理速度を低下させるこ
はないという効果がある。

発明の効果 以上のように、本発明においては、上位処理装置から表
示情報メモリへの書込み又は読出しは、ＣＲＴディスプ
レイの水平ブランキング期間に行なうように構成したか
ら、表示画面上に雑音を発生することを防止し、かつ上
位の処理装置の処理速度の低下を少なくすることができ
るという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
上記実施例の各部信号の一例を示すタイムチャートであ
る。

Claims (1)

【特許請求の範囲】
1. ディスプレイに表示すべき情報を記憶させるための表示
   情報メモリと、該表示情報メモリの読出しアドレスおよ
   び水平同期信号を発生し読出し情報をディスプレイに表
   示可能な信号に変換出力するディスプレイ信号発生回路
   と、上位処理装置から入力されるアドレス信号または前
   記ディスプレイ信号発生回路から入力される読出しアド
   レス信号を択一的に選択出力するセレクタ回路と、上位
   処理装置から入力されるアドレス信号が前記表示情報メ
   モリを示すことを識別するデコーダ回路と、上位処理装
   置に接続されたデータバスと前記表示情報メモリの間に
   介装されたバッファ回路と、上位装置からのアクセス信
   号と水平ブランキング期間の論理積によって前記バッフ
   ァ回路を活性化する手段と、上位装置からの書込み要求
   を水平ブランキング期間の始点から一定時間経過した後
   に表示情報メモリに供給するゲートと、上位装置からの
   アクセス信号に対して要求保留中を示す信号を出力する
   手段とを備えて、表示画面の水平ブランキング期間中に
   のみ上位装置から前記表示情報メモリへのアクセスを許
   容することを特徴とするディスプレイ制御装置。