JPS6322150B2 - - Google Patents
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- Publication number
- JPS6322150B2 JPS6322150B2 JP16906181A JP16906181A JPS6322150B2 JP S6322150 B2 JPS6322150 B2 JP S6322150B2 JP 16906181 A JP16906181 A JP 16906181A JP 16906181 A JP16906181 A JP 16906181A JP S6322150 B2 JPS6322150 B2 JP S6322150B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- transistor
- emitter
- current
- transistors
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M7/00—Conversion of AC power input into DC power output; Conversion of DC power input into AC power output
- H02M7/02—Conversion of AC power input into DC power output without possibility of reversal
- H02M7/04—Conversion of AC power input into DC power output without possibility of reversal by static converters
- H02M7/12—Conversion of AC power input into DC power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
- H02M7/21—Conversion of AC power input into DC power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
- H02M7/217—Conversion of AC power input into DC power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Rectifiers (AREA)
Description
【発明の詳細な説明】
この発明は電気信号について各種演算操作時に
しばしば必要とされるその絶対値を得るための絶
対値回路に関するものである。
しばしば必要とされるその絶対値を得るための絶
対値回路に関するものである。
従来、種々の絶対値回路が提案されているが、
演算増幅器などを用いたものが多く、従つて使用
回路素子数が増え、半導体集積回路（IC）化に
は不適であつた。
演算増幅器などを用いたものが多く、従つて使用
回路素子数が増え、半導体集積回路（IC）化に
は不適であつた。
この発明は演算増幅器を用いずに、簡単な回路
構成で、IC化にも適した絶対値回路を提供する
ことを目的としている。
構成で、IC化にも適した絶対値回路を提供する
ことを目的としている。
第１図はこの発明の一実施例を示す回路図で、
１および２はそれらの間に交番入力信号が供給さ
れる入力端子、３および４はそれぞれ入力端子１
および２にベースが接続されたエミツタホロワ用
トランジスタ、５および６はベースがそれぞれト
ランジスタ３および４のベースに接続された出力
トランジスタ、７および８はそれぞれエミツタホ
ロワ用トランジスタ４および３のエミツタ定電流
源（電流値はそれぞれI01およびI02）、９および１
０はそれぞれ出力トランジスタ５および６のエミ
ツタ定電流源（電流値はそれぞれIAおよびIB）、
１１は入力端子１，２間に印加される交番入力電
圧に起因してエミツタホロワ用トランジスタ４の
エミツタと出力トランジスタ５のエミツタとの間
に発生する電圧が印加されこれに対応する電流が
流れる抵抗（抵抗値R1）、１２は同様にエミツタ
ホロワ用トランジスタ３のエミツタと出力トラン
ジスタ６のエミツタとの間に発生する電圧が印加
されこれに対応する電流が流れる抵抗（抵抗値
R2）、１３は両出力トランジスタ５および６の共
通に接続されたコレクタの負荷抵抗（抵抗値
R3）、１４は両出力トランジスタ５および６の共
通接続コレクタに接続され、エミツタ定電流源
９，１０とともに、入力電圧が零近傍での出力ア
ンバランスによるオフセツト出力を抑止するため
の定電流源（電流値Ic）、１５はこの回路を動作
させる定電圧源（電圧値Eb）、１６および１７は
出力端子である。
１および２はそれらの間に交番入力信号が供給さ
れる入力端子、３および４はそれぞれ入力端子１
および２にベースが接続されたエミツタホロワ用
トランジスタ、５および６はベースがそれぞれト
ランジスタ３および４のベースに接続された出力
トランジスタ、７および８はそれぞれエミツタホ
ロワ用トランジスタ４および３のエミツタ定電流
源（電流値はそれぞれI01およびI02）、９および１
０はそれぞれ出力トランジスタ５および６のエミ
ツタ定電流源（電流値はそれぞれIAおよびIB）、
１１は入力端子１，２間に印加される交番入力電
圧に起因してエミツタホロワ用トランジスタ４の
エミツタと出力トランジスタ５のエミツタとの間
に発生する電圧が印加されこれに対応する電流が
流れる抵抗（抵抗値R1）、１２は同様にエミツタ
ホロワ用トランジスタ３のエミツタと出力トラン
ジスタ６のエミツタとの間に発生する電圧が印加
されこれに対応する電流が流れる抵抗（抵抗値
R2）、１３は両出力トランジスタ５および６の共
通に接続されたコレクタの負荷抵抗（抵抗値
R3）、１４は両出力トランジスタ５および６の共
通接続コレクタに接続され、エミツタ定電流源
９，１０とともに、入力電圧が零近傍での出力ア
ンバランスによるオフセツト出力を抑止するため
の定電流源（電流値Ic）、１５はこの回路を動作
させる定電圧源（電圧値Eb）、１６および１７は
出力端子である。
第２図はこの回路の動作を説明するための入出
力波形図で、横軸は時間ｔを示す。第２図におい
て、Ａは入力信号vi，Ｂは定電流源９，１０およ
び１４を設けないときの出力電圧v0，Ｃは定電流
源９，１０および１４を設けたときの出力電圧v0
を示す。以下、第２図を用いてこの回路の動作を
説明する。
力波形図で、横軸は時間ｔを示す。第２図におい
て、Ａは入力信号vi，Ｂは定電流源９，１０およ
び１４を設けないときの出力電圧v0，Ｃは定電流
源９，１０および１４を設けたときの出力電圧v0
を示す。以下、第２図を用いてこの回路の動作を
説明する。
第２図に示す時点t0において、定電圧源１５が
接続され、時点t1に入力端子１および２にそれぞ
れ電位v1およびv2が供給され、端子間にvi＝v1−
v2の入力電圧が第２図Ａに示すように印加され
る。
接続され、時点t1に入力端子１および２にそれぞ
れ電位v1およびv2が供給され、端子間にvi＝v1−
v2の入力電圧が第２図Ａに示すように印加され
る。
まず、オフセツト出力抑止用定電流源９，１０
および１４がない場合について説明する。時点t1
〜t2の間はv1＞v2、すなわちvi＞０であるので、
トランジスタ５はオン、トランジスタ６はオフの
傾向にあり、第１図に示した電流I1は流れ、I2は
零に向い、このとき流れる電流I1は I1＝〔v1−（kT／ｑ）ln（I1／Is）＋（kT／ｑ）ln
｛（I01−I1）／Is｝−v2〕／R1＝（v1−v2）／R1
＋｛kT／（qR1）｝ln｛（I01−I1）／I1｝
…〔〕 である。
および１４がない場合について説明する。時点t1
〜t2の間はv1＞v2、すなわちvi＞０であるので、
トランジスタ５はオン、トランジスタ６はオフの
傾向にあり、第１図に示した電流I1は流れ、I2は
零に向い、このとき流れる電流I1は I1＝〔v1−（kT／ｑ）ln（I1／Is）＋（kT／ｑ）ln
｛（I01−I1）／Is｝−v2〕／R1＝（v1−v2）／R1
＋｛kT／（qR1）｝ln｛（I01−I1）／I1｝
…〔〕 である。
但し、ｋ：ボルツマン定数
Ｔ：絶対温度
ｑ：電子の電荷
Is：トランジスタの逆方向飽和電流
である。
そして、このときの出力電圧は
〔v0〕v1>v2＝（R3／R1）〔v1−v2＋（kT／ｑ）ln
｛（I01−I1）／I1｝〕 …〔〕 となる。
｛（I01−I1）／I1｝〕 …〔〕 となる。
次に、時点t2〜t3の間はv1＜v2、すなわちvi＜
０であり、トランジスタ５はオフ、トランジスタ
６はオンの傾向にあり、電流I2が流れ、I1は零に
向い、このとき流れる電流I2は I2＝（v2−v1）／R2＋｛kT／（qR2）｝ln｛（I02−
I2）／I2｝ …〔〕 であり、このときの出力電圧は 〔v0〕v2>v1＝（R3／R2）〔v2−v1＋（kT／ｑ）ln
｛（I02−I2）／I2｝〕 …〔〕 となる。
０であり、トランジスタ５はオフ、トランジスタ
６はオンの傾向にあり、電流I2が流れ、I1は零に
向い、このとき流れる電流I2は I2＝（v2−v1）／R2＋｛kT／（qR2）｝ln｛（I02−
I2）／I2｝ …〔〕 であり、このときの出力電圧は 〔v0〕v2>v1＝（R3／R2）〔v2−v1＋（kT／ｑ）ln
｛（I02−I2）／I2｝〕 …〔〕 となる。
上記〔〕，〔〕式においてR1＝R2に選ぶと、
入力間電位差に対する利得はともにR3／R1とな
り、等しくなり、第２図Ｂに示すようにｔ＝t1〜
t2の間とｔ＝t2〜t3の間とは同じ出力振幅の絶対
値出力となることが判る。
入力間電位差に対する利得はともにR3／R1とな
り、等しくなり、第２図Ｂに示すようにｔ＝t1〜
t2の間とｔ＝t2〜t3の間とは同じ出力振幅の絶対
値出力となることが判る。
さて、ｔ＝t2の時点を注目すると、v1−v2＝０
であり、上記〔〕，〔〕式の右辺第１項は零と
なるが第２項でI01＞０，I02＞０であるので、I1
＞０，I2＞０となり 〔I1〕v1=v2＝｛kT／（qR1）｝ln｛（I01−I1）／I1
｝
…〔〕 〔I2〕v1=v2＝｛kT／（qR1）｝ln｛（I02−I2）／I2
｝
…〔〕 のように零にならない。そして、時点t1，t2，t3
すなわちv1−v2＝０のときの出力電圧は 〔v0〕t=t1＝｛〔I1〕v1=v2＋〔I2〕v1=v2｝R3＝〔｛
kT／
（qR1）｝ln｛（I01−I1）／I1｝＋｛kT／（qR2）｝
ln｛（I02−I2）／I2｝〕R3≡ｖ のように零にならず、第２図Ｂに示すようにある
値ｖのオフセツトをもつという欠点はあるが、一
応は絶対値回路として動作することが判る。
であり、上記〔〕，〔〕式の右辺第１項は零と
なるが第２項でI01＞０，I02＞０であるので、I1
＞０，I2＞０となり 〔I1〕v1=v2＝｛kT／（qR1）｝ln｛（I01−I1）／I1
｝
…〔〕 〔I2〕v1=v2＝｛kT／（qR1）｝ln｛（I02−I2）／I2
｝
…〔〕 のように零にならない。そして、時点t1，t2，t3
すなわちv1−v2＝０のときの出力電圧は 〔v0〕t=t1＝｛〔I1〕v1=v2＋〔I2〕v1=v2｝R3＝〔｛
kT／
（qR1）｝ln｛（I01−I1）／I1｝＋｛kT／（qR2）｝
ln｛（I02−I2）／I2｝〕R3≡ｖ のように零にならず、第２図Ｂに示すようにある
値ｖのオフセツトをもつという欠点はあるが、一
応は絶対値回路として動作することが判る。
次に、上記オフセツト電圧ｖをなくする手段を
説明する。まず、定電流源１４を接続し、（定電
流源９，１０は設けずIA＝０，IB＝０）定電流源
１４の電流ICを IC＝｛kT／（qR1）｝ln｛（I01−I1）／I1｝＋｛kT／
（qR2）｝ln｛（I02−I2）／I2｝ となるように設定すると、時点t1，t2，t3におい
てv1＝v2＝０の状態での上記〔〕，〔〕式のオ
フセツト電流を供給することができるので、出力
抵抗１３に流れるオフセツト電流は零にすること
ができ、第２図Ｃに示すように同図Ｂよりも改善
された絶対値出力が得られる。
説明する。まず、定電流源１４を接続し、（定電
流源９，１０は設けずIA＝０，IB＝０）定電流源
１４の電流ICを IC＝｛kT／（qR1）｝ln｛（I01−I1）／I1｝＋｛kT／
（qR2）｝ln｛（I02−I2）／I2｝ となるように設定すると、時点t1，t2，t3におい
てv1＝v2＝０の状態での上記〔〕，〔〕式のオ
フセツト電流を供給することができるので、出力
抵抗１３に流れるオフセツト電流は零にすること
ができ、第２図Ｃに示すように同図Ｂよりも改善
された絶対値出力が得られる。
更に、定電流回路９，１０を追加して、IC＝IA
＋IBなる条件を満たしつつ、任意の電流値にIA，
IBを設定することにより、同様第２図Ｃに示した
ような優れた絶対値出力が得られる。このとき、
時点t1〜t2の間に流れる電流I1は I1＝（v1−v2）／R1＋｛kT／（qR1）｝ln｛（I01−
I1）／（IA＋I1）｝ 時点t2〜t3の間に流れる電流I2は I2＝（v1−v2）／R2＋｛kT／（qR2）｝ln｛（I02−
I2）／（IB＋I2）｝ 時点t1，t2，t3での電流は IA＝IB，I01＝I02とすると 〔I1〕t1＝〔I2〕t2＝０ となる。
＋IBなる条件を満たしつつ、任意の電流値にIA，
IBを設定することにより、同様第２図Ｃに示した
ような優れた絶対値出力が得られる。このとき、
時点t1〜t2の間に流れる電流I1は I1＝（v1−v2）／R1＋｛kT／（qR1）｝ln｛（I01−
I1）／（IA＋I1）｝ 時点t2〜t3の間に流れる電流I2は I2＝（v1−v2）／R2＋｛kT／（qR2）｝ln｛（I02−
I2）／（IB＋I2）｝ 時点t1，t2，t3での電流は IA＝IB，I01＝I02とすると 〔I1〕t1＝〔I2〕t2＝０ となる。
第１図の実施例回路とコンプレメンタリーな構
成にしても同様の絶対値回路が得られることは勿
論である。
成にしても同様の絶対値回路が得られることは勿
論である。
以上説明したように、この発明になる絶対値回
路は演算増幅器などを用いることなく、簡単な回
路で構成でき、IC化にも適し利用範囲は広い。
路は演算増幅器などを用いることなく、簡単な回
路で構成でき、IC化にも適し利用範囲は広い。
第１図はこの発明の一実施例を示す回路構成
図、第２図はその動作説明のための波形図であ
る。 図において、１は第１の入力端子、２は第２の
入力端子、３は第１のトランジスタ、４は第３の
トランジスタ、５は第２のトランジスタ、６は第
４のトランジスタ、１１は第２の抵抗、１２は第
１の抵抗、１３は負荷抵抗、１６，１７は出力端
子である。
図、第２図はその動作説明のための波形図であ
る。 図において、１は第１の入力端子、２は第２の
入力端子、３は第１のトランジスタ、４は第３の
トランジスタ、５は第２のトランジスタ、６は第
４のトランジスタ、１１は第２の抵抗、１２は第
１の抵抗、１３は負荷抵抗、１６，１７は出力端
子である。
Claims (1)
- １ ともに第１の入力端子にベースが接続された
第１および第２のトランジスタ、ともに第２の入
力端子にベースが接続された第３および第４のト
ランジスタ、上記第１のトランジスタによつて構
成される第１のエミツタホロワ回路のエミツタ出
力端子と上記第４のトランジスタのエミツタとの
間に接続された第１の抵抗、上記第３のトランジ
スタによつて構成される第２のエミツタホロワ回
路のエミツタ出力端子と上記第２のトランジスタ
のエミツタとの間に接続された第２の抵抗、並び
に上記第２および第４のトランジスタのコレクタ
に共通に接続され上記第２および第４のトランジ
スタとともに出力増幅回路を構成する負荷抵抗を
備えたことを特徴とする絶対値回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16906181A JPS5869467A (ja) | 1981-10-20 | 1981-10-20 | 絶対値回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16906181A JPS5869467A (ja) | 1981-10-20 | 1981-10-20 | 絶対値回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5869467A JPS5869467A (ja) | 1983-04-25 |
| JPS6322150B2 true JPS6322150B2 (ja) | 1988-05-10 |
Family
ID=15879613
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16906181A Granted JPS5869467A (ja) | 1981-10-20 | 1981-10-20 | 絶対値回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5869467A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62113283A (ja) * | 1985-11-12 | 1987-05-25 | Victor Co Of Japan Ltd | 絶対値回路 |
-
1981
- 1981-10-20 JP JP16906181A patent/JPS5869467A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5869467A (ja) | 1983-04-25 |
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