JPS6210009B2 - - Google Patents
Info
- Publication number
- JPS6210009B2 JPS6210009B2 JP54061991A JP6199179A JPS6210009B2 JP S6210009 B2 JPS6210009 B2 JP S6210009B2 JP 54061991 A JP54061991 A JP 54061991A JP 6199179 A JP6199179 A JP 6199179A JP S6210009 B2 JPS6210009 B2 JP S6210009B2
- Authority
- JP
- Japan
- Prior art keywords
- electron beam
- mark
- burr
- resist
- marks
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P95/00—Generic processes or apparatus for manufacture or treatments not covered by the other groups of this subclass
Landscapes
- Electron Beam Exposure (AREA)
Description
【発明の詳細な説明】
本発明は電子線露光法を用いた集積回路などの
製造方法に関し、特にパターン製作時の電子線と
パターンとの位置合わせにおける電子線位置検出
方法を改良したものである。
製造方法に関し、特にパターン製作時の電子線と
パターンとの位置合わせにおける電子線位置検出
方法を改良したものである。
集積回路などのパターンを、電子線を用いて露
光する方法が従来から用いられている。この場合
に、パターンの露光を同一基板に対して繰り返し
て行なう場合には、電子線とパターンの相互位置
合わせが正確に行なわれていることが必要であ
る。
光する方法が従来から用いられている。この場合
に、パターンの露光を同一基板に対して繰り返し
て行なう場合には、電子線とパターンの相互位置
合わせが正確に行なわれていることが必要であ
る。
このために、従来から基板上に凹凸を位置基準
マークとして付設しておき、この位置基準マーク
を含む領域を、電子線で走査して電子線と基板の
位置関係を検出することが行なわれている。とく
に、高速で高精度な位置合わせ法として、第１図
のごとき、エツチング時の再付着物からなるバリ
を有する突起をマークとして用いることを本発明
者は提案している。
マークとして付設しておき、この位置基準マーク
を含む領域を、電子線で走査して電子線と基板の
位置関係を検出することが行なわれている。とく
に、高速で高精度な位置合わせ法として、第１図
のごとき、エツチング時の再付着物からなるバリ
を有する突起をマークとして用いることを本発明
者は提案している。
図において１は基板、２は位置基準マーク、３
はこのマークを形成するエツチング時の再付着物
のバリである。マークの材質としては通常金など
が用いられている。
はこのマークを形成するエツチング時の再付着物
のバリである。マークの材質としては通常金など
が用いられている。
しかしながら、マークのバリは非常に薄いため
に、レジスト剥離等の工程でしばしばこわれやす
く、位置基準マークとしての役をなさないことが
ある。
に、レジスト剥離等の工程でしばしばこわれやす
く、位置基準マークとしての役をなさないことが
ある。
このことを参考例を用いてさらに説明する。
参考例
ガーネツト上にアルミナ（Al2O3）を3300Å蒸
着し、次にクロム（Cr）を100Å、金（Au）を
2000Å蒸着する。次にAZ1350Jレジスト（商標；
米国シプレー社）を7000Åの厚さに塗布し、露
光・現像処理によつて位置基準マークをパターニ
ングする。このレジストパターンをマスクとして
加速電圧500V、イオン電流密度0.6mA／cm3、ア
ルゴン圧力２×10-4Torrにて３分間イオンエツ
チングして金のマークを形成する。次にアセトン
超音波によりレジスト剥離を行なう。ここで得ら
れたマークの断面形状は第１図のごとくであり、
バリの高さＨは5000Åとなる。しかしながらこの
金のバリつきのマークは、ところどころバリがく
ずれており、そのようなチツプでは位置合せがで
きないか、或いはできても精度が悪い。
着し、次にクロム（Cr）を100Å、金（Au）を
2000Å蒸着する。次にAZ1350Jレジスト（商標；
米国シプレー社）を7000Åの厚さに塗布し、露
光・現像処理によつて位置基準マークをパターニ
ングする。このレジストパターンをマスクとして
加速電圧500V、イオン電流密度0.6mA／cm3、ア
ルゴン圧力２×10-4Torrにて３分間イオンエツ
チングして金のマークを形成する。次にアセトン
超音波によりレジスト剥離を行なう。ここで得ら
れたマークの断面形状は第１図のごとくであり、
バリの高さＨは5000Åとなる。しかしながらこの
金のバリつきのマークは、ところどころバリがく
ずれており、そのようなチツプでは位置合せがで
きないか、或いはできても精度が悪い。
本発明における電子線位置検出工程は、上記の
方法の欠点を解決し、こわれにくい位置基準マー
クを提供し、高速で高精度の電子線位置検出を可
能にしたものである。
方法の欠点を解決し、こわれにくい位置基準マー
クを提供し、高速で高精度の電子線位置検出を可
能にしたものである。
すなわち、本発明によればその電子線露光工程
で用いる位置決めマークをチタン（Ti）、タング
ステン（Ｗ）、レニウム（Re）、オスミウム
（Os）、イリジウム（Ir）、シリコン（Si）、シリコ
ン酸化物、シリコン窒化物、ゲルマニウム
（Ge）、酸化アルミニウム、クロム、クロム酸化
物、マンガン（Mn）等の硬い物質からなるよう
にすることにより上記位置決めマークのバリがこ
われず、したがつて高速・高精度の電子線位置検
出を行うことができる。又、上記の物質を含む物
質でマークを形成してもほぼ同様に高速・高精度
の電子線位置検出を行うことができる。
で用いる位置決めマークをチタン（Ti）、タング
ステン（Ｗ）、レニウム（Re）、オスミウム
（Os）、イリジウム（Ir）、シリコン（Si）、シリコ
ン酸化物、シリコン窒化物、ゲルマニウム
（Ge）、酸化アルミニウム、クロム、クロム酸化
物、マンガン（Mn）等の硬い物質からなるよう
にすることにより上記位置決めマークのバリがこ
われず、したがつて高速・高精度の電子線位置検
出を行うことができる。又、上記の物質を含む物
質でマークを形成してもほぼ同様に高速・高精度
の電子線位置検出を行うことができる。
本発明を実施例を用いてさらに詳細に説明す
る。
る。
実施例
ガーネツト上にアルミナを3300Å蒸着し、次に
チタンを2000Å蒸着する。
チタンを2000Å蒸着する。
次にAZ1350Jレジストを13000Åの厚さに塗布
し、露光・現像処理によつて位置基準マークをパ
ターニングする。このレジストパターンをマスク
として加速電圧500V、イオン電流密度0.6mA／
cm3、アルゴン圧力２×10-4Torrにて20分間イオ
ンエツチングしてチタンのマークを形成する。次
にアセトン超音波によりレジスト剥離を行なう。
ここで得られたマークの断面形状は第１図のごと
くであり、バリの高さＨは5000Åとなる。次に電
子線レジストPMMA（ポリメタクリル酸メチ
ル）を6000Åの厚さに塗布し、位置基準マークを
含む領域を電子線で走査し、マークと電子線との
相対的位置を求め、既存のパターンとの位置合わ
せを行なう。このマークはバリのくずれがほとん
どなく、すべてのチツプで、高速の位置合わせが
でき、高い精度の位置合わせが得られる。
し、露光・現像処理によつて位置基準マークをパ
ターニングする。このレジストパターンをマスク
として加速電圧500V、イオン電流密度0.6mA／
cm3、アルゴン圧力２×10-4Torrにて20分間イオ
ンエツチングしてチタンのマークを形成する。次
にアセトン超音波によりレジスト剥離を行なう。
ここで得られたマークの断面形状は第１図のごと
くであり、バリの高さＨは5000Åとなる。次に電
子線レジストPMMA（ポリメタクリル酸メチ
ル）を6000Åの厚さに塗布し、位置基準マークを
含む領域を電子線で走査し、マークと電子線との
相対的位置を求め、既存のパターンとの位置合わ
せを行なう。このマークはバリのくずれがほとん
どなく、すべてのチツプで、高速の位置合わせが
でき、高い精度の位置合わせが得られる。
以上説明したように、本発明によれば、マーク
のバリがくずれることなく常に高速・高精度の電
子線位置合わせを行なうことができる。
のバリがくずれることなく常に高速・高精度の電
子線位置合わせを行なうことができる。
図は本発明で用いる位置決めマークを示す断面
図である。 図中、１は基板、２は位置決めマーク、３はバ
リを示す。
図である。 図中、１は基板、２は位置決めマーク、３はバ
リを示す。
Claims (1)
- １ 被処理体表面に設けられた凸凹を電子線の位
置決めマークとする電子線露光工程を含む集積化
素子の製造工程において、前記位置決めマークは
エツチング時の再付着物からなるバリを有する突
起であり、かつ該突起は前記バリがこわれない程
度の硬さを有する材料からなることを特徴とする
集積化素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6199179A JPS55153334A (en) | 1979-05-18 | 1979-05-18 | Manufacture of integrated element |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6199179A JPS55153334A (en) | 1979-05-18 | 1979-05-18 | Manufacture of integrated element |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55153334A JPS55153334A (en) | 1980-11-29 |
| JPS6210009B2 true JPS6210009B2 (ja) | 1987-03-04 |
Family
ID=13187163
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6199179A Granted JPS55153334A (en) | 1979-05-18 | 1979-05-18 | Manufacture of integrated element |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS55153334A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0261407U (ja) * | 1988-10-24 | 1990-05-08 | ||
| JPH0670813U (ja) * | 1993-03-16 | 1994-10-04 | 鐘紡株式会社 | フィルターハウジング |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5917434B2 (ja) * | 1977-10-14 | 1984-04-21 | ヤマハ株式会社 | 電子楽器 |
-
1979
- 1979-05-18 JP JP6199179A patent/JPS55153334A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0261407U (ja) * | 1988-10-24 | 1990-05-08 | ||
| JPH0670813U (ja) * | 1993-03-16 | 1994-10-04 | 鐘紡株式会社 | フィルターハウジング |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55153334A (en) | 1980-11-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5627110A (en) | Method for eliminating window mask process in the fabrication of a semiconductor wafer when chemical-mechanical polish planarization is used | |
| JPH0210716A (ja) | アライメント・マークの形成方法及びアライテント・マークを有する半導体ウエハ | |
| US4797334A (en) | Patterning optical and X-ray masks for integrated circuit fabrication | |
| EP0230648B1 (en) | Method of forming an alignment mark | |
| US5700381A (en) | Method for manufacturing thin film magnetic head | |
| JP2003140366A (ja) | アライメントマーク作製方法 | |
| JP2976986B2 (ja) | 位置合わせマークの形成方法 | |
| JPS6154247B2 (ja) | ||
| JPS5856422A (ja) | パタ−ン形成法 | |
| JPH07161684A (ja) | 半導体装置の製造方法 | |
| JPH01196822A (ja) | 半導体集積回路装置 | |
| JPH08176799A (ja) | 選択成膜マスク及びその製造方法 | |
| JPH02276237A (ja) | 荷電ビームレジストの積層方法 | |
| JPS63197336A (ja) | 位置合せマ−ク | |
| JPS6210010B2 (ja) | ||
| JPH0262939B2 (ja) | ||
| JP3314832B2 (ja) | パターン形成方法 | |
| JPH0722307A (ja) | アライメント方法および半導体装置の製造装置 | |
| JPH07111231A (ja) | 半導体装置およびその製造方法 | |
| JPS6210008B2 (ja) | ||
| JPH07161721A (ja) | 厚膜レジストの平坦化方法 | |
| JPH06250395A (ja) | 金属印刷刷版の製造方法 | |
| JPS63308318A (ja) | アライメントマ−クの形成方法 | |
| JPH06342851A (ja) | 半導体装置の製造方法 | |
| JPH06177027A (ja) | 電子ビーム描画方法及び半導体装置 |