JPS621058A

JPS621058A - 情報処理装置

Info

Publication number: JPS621058A
Application number: JP60139581A
Authority: JP
Inventors: Yoshihide Fujimura; 藤村　善英; Yukio Maehashi; 幸男前橋
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1985-06-26
Filing date: 1985-06-26
Publication date: 1987-01-07
Also published as: JPH0516629B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、外部機器からの入力信号に対応したパルス幅
のパルスを出力するパルス出力部を内蔵した情報処理装
置に関する。

〔従来の技術〕

近年、ＬＳＩ技術の進歩により、マイクロコンピュータ
の分野においても高集積化が図られ、ワンチップに搭載
される機能もより多様化してきている。特に最近ではタ
イマ／カウンタ機能、ＤＭＡ、シリアルインターフェー
ス、Ａ／Ｄ変換器などに加え、パルス入出力装置を備え
たマイクロコンピュータも出現している。

制御用マイクロコンピュータはＶＴＲ、ビデオディスク
などの民生分野やプリンタなどのＯＡ（オフィスオート
メーション）分野におけるモータなどを制御するための
ものとして、その普及には目ざましいものがあるが、そ
の中でパルス出力装置は、モータ等の外部機器の制御用
信号を生成するものとして重要かつ不可欠であり、また
これを多チャンネル備えてシングルチップマイクロコン
ピュータで幾つかの外部機器を同時に制御するという必
要性も生じてくる。

一般に、このようなパルス出力装置としては、所定のカ
ウントクロックをカウントするカウンタ（以下、フリー
ランニングカウンタ、ＦＲＣ”と略す）と、ダウンカウ
ンタおよびパルス出力時のパルス幅を制御するレジスタ
（以下、　Ｐｕ１ｓｅＷｉｄｔｈ　Ｍｏｄｕｌａｔｉｏ
ｎレジスタ、”ＰＷＭＬ／ジスタ”と略す）から構成さ
れるパルス幅変調出力装置（以下、ＰＷＭ出力装置と略
す）が用いられている。このＰＷＭ出力装置より出力さ
れるパルスは、出力されたパルスにより変化する外部機
器の変化量をセンサ等で検出し、Ａ／Ｄ変換器などを介
して入力される信号を割込機能等を用いて、一定時間ご
とにサンプリングし対応した演算を行ない、その演算結
果をＰＷＭレジスタに設定することによって、常にセン
サからのフィードバック情報によりモータを制御するの
で、モータのリアルタイム制御が可能である。

第４図はＰＷＭ出力装置を内蔵したマイクロコンピュー
タの従来例のブロック図、第５図はそのＰＷＭ出力動作
のタイミングチャートである。マイクロコンピュータ１
００は実行部（以下、“ＣＰＵ”と記す）　１０１　、
プログラムメモリ１０２　、データメモリ１０３　、入
力データ処理装置１０４およびＰＷＭ出力装置１０５を
有し、これらは内部バス１０Ｂを介して相互に接続され
て、また、外部よりデータを入力するための入力端子１
００−３　、　ＰＷＭ出力端子ｔｏｏ−ｉも有している
。プログラムカウンタ（以下、°“ＰＣ″と記す）　１
００−１　、プログラムステータスワード（以下、“Ｐ
ＳＷ”と記す）１０１−２および汎用レジスタセットＩ
ＱＩ−３を有するＣＰＵｌ０Ｉはプログラムメモリ１０
２から命令コードを読出して実行し、処理データはデー
タメモリ１０３上に格納される。入力データ処理装置＋
０４は、入力端子１００−３の入力データを一定時間ご
とに検出し、割込み処理を用いて演算するのに必要な周
辺ハードウェアを総じて表わしたものである。ＰＷＭ出
力装置１０５はＦＲＣ１０５−１、出力するパルス幅を
設定する値が格納されるＰＷＭレジスタ１０５−２　、
ダウンカウンタ１０５−３　、　ＲＳフリップフロップ
１０５−４　、　ＰＷＭ指令線１０５−５　、ダウンカ
ウンタのポロー線（以下、“カウンタポロー線′°と記
す）　１０５−Ｅｌ　、　ＰＷＭ信号出力線１０５−７
およびダウンカウンタをスタートさせるためのカウント
許可線１０５−８を有し、このＰＷＭ信号出力線１０５
−７はＰＷＭ出力端子１００−１に接続されている。

次に、第５図を参照してＰＷＭ出力の動作について述べ
る。なお、Ｆ　ＲＣ１０５−１は１６ビツト長であると
し、そのオーバフローでＰＷＭ指令線１０５−５がアク
ティブとなるように設定しておく。

まず、Ｆ　ＲＣ１０５−１がアップカウントを繰り返し
、オーバフローが発生すると、ＰＷＭ指令線１０５−５
はアクティブとなり、ＲＳフリップフロップ１０５−４
　、　　ＰＷＭ信号出力線１０５−７を介してｐｗＭ出
力端子１００−１よりハイレベルの信号が出力される。

また、この時同時にＰＷＭレジスタ１０５−２に格納さ
れていた値がダウンカウンタ１０５−３にプリセットさ
れる。ダウンカウンタ１０５−３がダウンカウントして
アンダーフローを発生すると、カウンタポロー線１０５
−８がアクティブとなり、それまで保持していたＰＷＭ
信号出力線１０５−７の出力を反転させ、ＰＷＭ出力端
子１００−１よりロウレベルの信号が出力される。そし
て再びＦ　Ｒ０１０５−１のオーバフローが発生すると
、前記のようにＰＷＭ出力端子１００−１からはハイレ
ベルの信号が出力される。そして、以上のようなシーケ
ンスを繰り返すことにより、ＰＷＭ出力端子１００−１
からは連続的なパルス信号が出力されることになるが、
このＰＷＭ出力のパルスの周期ＴはＦ　ＲＣ１０５−１
のビット長で決まり、また、ＰＷＭレジスタ１０５−２
に格納される値により、ＰＷＭ出力のハイレベルの期間
Ｔ０、Ｔ２、Ｔ３　（以下、“デユーティ′°と記す）
が決定される。

次に、外部機器からの入力データに応じたＰＷＭ出力を
行う処理手順について述べる。本処理ではデータメモリ
１０３内にＰＷＭレジスタ出力値格納争域１０３−１を
設定し、これを指定するアドレス情報はデータメモリ１
０３内のＰＷＭ出力パラメータ領域１０３−２に設定さ
れている。まず、入力データ処理装置１０４に備えられ
ているインターバルタイマなどにより、一定時間ごとに
割込み処理要求を発生させ、割込み処理プログラムを実
行させることにより外部機器の信号を入力端子１００−
３より取り込んで、ＣＰＵｌ０Ｉで制ｍ機器の状態に対
応した演算処理を行ない、その結果を出力したいパルス
幅の値としてＰＷＭ出力パラメータ領域１０３−２が指
定するＰＷＭレジスタ出力値格納領域１０３−１に格納
される。そして、このＰＷＭレジスタ出力値格納領域１
０３−１に格納されたデータを、格納とは異なるＰＷＭ
レジスタ更新タイミングでＰＷＭ出力パラメータ領域１
０３−２の内容をＰＷＭレジスタ１０５−２に書込むこ
とにより、所定のハイＬ／　ヘル幅（ＴＩ、Ｔ２、Ｔ３
等）＋７）ＰＷＭ出力がＰＷＭ出力端子１００−１より
出力できる。

以上の動作により、外部入力機器の状態を反映したＰＷ
Ｍ出力が連続的に得られ、モータなどの外部機器を制御
することが可能となる・〔発明が解決しようとする問題
点〕上述した従来のマイクロコンピュータにおけるＰＷＭ出
力装置はＦＲＣとダウンカウンタおよびダウンカウンタ
に値をプリセットするためのＰＷＭレジスタ、それから
ＲＳフリップフロップなどの出力制御装置から構成され
ており、多くの外部機器を制御しようとすると多チャン
ネルのＰＷＭ出力装置が必要で、その結果、ＦＲＣ、ダ
ウンカウンタ、ＰＷＭレジスタ、その他の制御線なども
そのチャンネル数の分だけ備える必要があり、従って内
蔵するハードウェアの量は膨大なものとなり、マイクロ
コンピュータチップが高価となる欠点がある。

本発明の目的は、ＰＷＭ出力装置の多チャンネル化にお
けるハードウェア増大を軽減した情報処理装置を提供す
ることである。

〔問題点を解決するための手段〕

本発明は、プログラムおよび各種データを記憶するメモ
リ部と、プログラムの内容を解釈し、実行する実行処理
部と、外部からの入力データの割込処理を行なう入力デ
ータ処理部を有する情報処理装置において、フリーラン
ニングカウンタ、比較されるデータが格納されるレジス
タ、フリーランニングカウンタと前記レジスタの内容を
比較する比較器、比較器の一致信号とフリーランニング
カウンタのオーバフローとにより、それぞれ相反の状態
に設定される出力制御部を備えたパルス出力部と、前記
パルス出力部の比較器の一致信号により、プログラム実
行にかかわる状態を保持したまま中央処理部の実行を中
断させ、中央処理部により処理されてメモリ部に格納さ
れているデータを前記パルス出力部のレジスタへ格納す
る動作を中央処理部に実行させる出力パルス制御部を備
えたことを特徴とする。

このようにパルス出力装置のパルス出力部をフリーラン
ニングカウンタ（ＦＲＣ）と比較器および比較データ格
納レジスタで構成し、さらにＦＲＣのオーバーフローを
使用することにより、比較データ格納レジスタのみを増
設するだけでこのパルス出力部の多チャンネル化が実現
できる。

〔実施例〕

本発明の実施例について図面を参照して説明する。

第１図は本発明の、パルス出力装置を備えたマイクロコ
ンピュータの一実施例のブロック図、第２図は第１図の
パルス出力部５００のブロック図、第３図はパルス出力
動作のタイミングチャートである０本実施例のマイクロ
コンピュータはパルス出力装置を２チヤンネル（チャン
ネルｌ、チャンネル２）分備えている。

ＣＰＵｌ０Ｉは、次に実行する命令コードが格納されて
いるプログラムメモリ１０２のアドレスを指すＰ　Ｃ１
０１−１、ＣＰＵ全全体動作状態を示すＰＳＷＩＯＩ−
２、処理中のデータを保持する汎用レジスタセラ）　１
０１−３　、算術論理演算機能を持つ算術論理演算ユニ
ット（以下、”　Ａ　Ｌ　Ｕ”と記す）２０１、次に実
行すべき命令を保持する命令レジスタ２０２、命令レジ
スタ２０２の内容を解読し、各種制御信号を発生する命
令デコーダ２０３、命令デコーダ２０３の出力によりｃ
　Ｐ　Ｕ　ｔｏｔ全体の動作を制御する実行制御部２０
４により構成されている。

また、データメモリ１０３内にはパルス出力部５００か
らの一致信号指令によりマクロサービスを実現させるた
めにマクロサービスレジスタ群３００を備えている。こ
のマクロサービスレジスタ群３００内には、出力するパ
ルスのパルス幅の値が格納されるパルス幅値格納領域３
０１（チャンネルｌ用）、３０２（チャンネル２用）が
設定されている。入力データ処理装置１０４は第４図に
ついて述べたのと同様に、外部機器より入力される信号
を割込により処理するものであるが、図中では割込信号
線は省略されている。

パルス出力部５００は、パルス出力端子１０１−１、信
号出力線５（１７−１、出力制御装置１５０４−１　、
比較データ格納レジスタ（以下、″ＴＤＩレジスタ”と
略す）　５０１−１　　（以上、チャンネル１用）、パ
ルス出力端子１０１−２　、信号出力線５０７−２　、
出力制御装置５０４−２　、比較データ格納レジスタ（
以下、“ＴＤ２レジスタ”と略す）　５０１−２　　（
以上、チャンネル２用）、カウント許可線５０８をアク
ティブにすることによりカウントアツプを開始するＦＲ
Ｃ５０３，チャンネル選択フラグ５０５　、　　Ｆ　Ｒ
Ｃ５０３とＴＤＩレジスタ５０１−１およびＴＤ２レジ
スタ５０１−２の値を異なるタイミングで時分割に比較
し、Ｆ　ＲＣ５０３とＴＤＩレジスタ５０１−１の値の
一致を検出すると、チャンネル選択フラグ５０５を“０
　＋１にし、さらに出力指令線５０Ｇ−１をアクティブ
にして、出力制御装置５０４−１　、信号出力線５０７
−１　　（以下、これらを総じて“チャンネル１”と記
す）を制御し、Ｆ　ＲＣ５０３とＴＤ２レジスタ５０２
−２の値の一致を検出した場合には、チャンネル選択フ
ラグ５０５−１を“１”にすると共に、出力指令線５０
１１ｉ−２をアクティブにして、出力制御装置５０４−
２　、信号出力線５０７−２　　（以後、これらを総じ
て“チャンネル２″と記す）を制御する比較器５０２、
さらにＦ　ＲＣ５０３をリセットするためのカウント許
可線５０８をアクティブにした場合、もしくはＦ　ＲＣ
５０３がアップカウントしてオーバー７０−を発生し、
オーバーフロー線５０８がアクティブとなった場合に、
出力線５１１がアクティブとなり、出力制御装置５０４
−１．５０４−２、信号出力線５０７−１、５０７−２
を制御するオアゲート５１０を備え、前記一致のタイミ
ングで前記制御を行なうと共に一致信号指令線５００−
１に一致信号を出力する。

出力パルス制御部４００はパルス出力部５００からの一
致信号を一致信号指令線５００−１を介して受は取ると
１次のデータをＴＤＩレジスタ５０１１またはＴＤ２レ
ジスタ５０１−２に格納する動作をプログラム処理を介
入することなく自動的に行なったり（以後、この動作を
“マクロサービス”と称する）、一般の割込み処理を行
なったりする動作をつかさどるもので（以後、マクロサ
ービス要求と、一般の割込処理要求を合わせて“Ｉ１０
要求”と称する）、Ｉ１０要求制御部４０１．Ｉ１０１
０要求処理実４０３−１　、　Ｉ　１０要求処理実行形
態指定線４０３−２およびＣＰ　Ｕ　１０１の動作を制
御するＩ１０要求受付部４０２より構成されている。

なお、上記各部はすべて内部バス１０６で相互に接続さ
れている。

次に、パルス出力部５００よりパルス出力が得られるま
での動作を第１図、第２図のブロック図と第３図のタイ
ミングチャートを参照しながら説明する。

なお、本実施例ではチャンネル１の動作（チャンネル選
択フラグ５０５が“０″）について記述することとし、
出力制御装置５０４−１．５０４−２はＲＳフリップフ
ロップ、およびその信号出力線５０７−１の出力は初期
状態では“Ｏ”とする、また、出力指令線５０Ｂ−１，
５０８−２は前記ＲＳフリップフロップのリセット入力
端子、オアゲート出力線５１１はセット入力端子に接続
されているものとする。

まず、ＣＰＵｌ０Ｉはプログラムメモリ１０２に格納さ
れているメインプログラムおよびインターバルタイマな
どによる割込処理プログラムを実行し、入力端子１００
−３より得られた信号を入力データ処理装置１０４によ
って処理し、ざらにＣＰ　Ｕ　１０１で演算を行ない、
その結果を出力すべきパルス幅の時間としてパルス幅値
格納領域３０１ぉよびＴＤＩレジスタ５０１−１に書込
む０以上により、パルス出力の初期設定が完了したこと
になる。以後、インターバルタイマなどにより、この入
力データ割込処理は一定時間ごとに行なわれるが、２回
目以降の割込処理においては、割込処理で演算された結
果はパルス幅値格納領域３０１に書込むこととし、ＴＤ
Ｉレジスタ５０１−１へ（７）書込ミは行なわない。

さて、パルス出力部５００において、まずカウント許可
線５０ＢをアクティブにしてＦ　ＲＣ５０３をスタート
させる。すると、オアゲート５１０の出力線５１１がア
クティブになり、ＲＳフリップフロップ５０４−１　、
信号出力線５０７−１を介してパルス出力端子１００−
１からはハイレベルの信号が出力される。

次に、Ｆ　ＲＣ５０３の値とＴＤＩレジスタ５０１−１
に格納されている値が比較器５０２で比較されて一致が
とれると出力指令線５０Ｂ−１がアクティブとなり、パ
ルス出力端子＋００−１のレベルは反転してロウレベル
となる。さらに、前記一致のタイミングで一致信号指令
線５００−１もアクティブとなり、出力パルス制御部４
００に一致信号が送られる。そして、Ｉ１０要求制御部
４０１はこの一致信号をマクロサービス要求として認知
し、Ｉ１０要求処理実行線４０３−１をアクティブにし
、Ｉ１０要求処理処理形態指定＆１４０３−２にマクロ
サービス要求信号を出力する。Ｉ１０要求受付部４０２
はこれらの信号を受取り、命令レジスタ２０２に強制的
にマクロサービスコードを設定する。実行制御部２０４
はマクロサービスコードに基づきＰ　Ｃ１０１−１のア
ドレス更新を禁止して、さらにＰＣＩＯＩ−１、ＰＳＷ
ｌｏｌ−２、汎用レジスタセット１０１−３の値を保持
したまま、次の処理、すなわちチャンネル選択フラグ５
０５を判定し、パルス幅値格納領域３０１に格納されて
いる値をＴＤＩレジスタ５０１−１に転送する。この処
理でＴＤＩレジスタ５０１−１にデータが再設定され、
再びＦ　ＲＣ５０３との一致を待つ。

次に、前記一致の後、Ｆ　ＲＣ５０３はアップカラント
ラ繰り返し、ついにはオーバフローを発生する。すると
、オーバフロー線５０９がアクティブとなり、また、オ
アゲート出力線５１１もアクティブとなって信号出力線
５０７−１を介してパルス出力端子１００−１からは再
びハイレベルの信号が出力される。ＦＲＣ５（１３はリ
セットされ、再びアップカウントを始める。そして、次
にＴＤＩレジスタ５０１−１の値と一致がとれると再び
出力指令線５０８−１がアクティブとなり、今までパル
ス出力端子１００−１から出力されていたハイレベルの
信号はまたロウレベルとなる。

以上述べたように、入力データ割込処理によりパルス幅
値格納領域３０１に値を逐次設定し、マクロサービス処
理によりその値をＴＤＩレジスタ５０１１に転送するこ
とを繰り返し、またＦＲＣ５０３の断続的なオーバーフ
ローにより、パルス出力端子１００−１からは、周期が
一定で、外部からの入力データに基づいたデユーティの
異なる連続したパルスが出力されることになる。

以下、第３図のタイミングチャートを対応させて具体的
にこの連続的なパルを出力する動作についてさらに説明
を加える。

（１）時刻ｔ１入力データ割込処理により、ＴＤＩレジスタ５０１−１
にＴｏという値が初期設定される。

（２）時刻ｔ２カウント許可線５０８がアクティブになってＦＲ０５０
３がスタートし、オアゲート出力線５１１　もアクティ
ブとなりパルス出力端子１００−１からはノ＼イレベル
の信号が出力される。

（３）時刻ｔ３Ｆ　ＲＣ５０３がＴｏになり、入力データ割込処理によ
り、パルス幅値格納領域３０１にＴ、という値が格納さ
れる。

（４）時刻ｔ４Ｆ　ＲＣ５０３の値がＴｏになり、ＴＤＩレジスタ５０
１−１の値との一致がとれ、今までパルス出力端子１０
０−１から出力していた／＼イレベルの信号はロウレベ
ルとなる。これと同時にマクロサービス処理が起動され
、パルス幅値格納領域３０１に格納されているＴ、とい
う値がＴＤＩレジスタ５０１−１に転送される。

（５）時刻ｔ５Ｆ　ＲＣ５０３がオーバーフローする前に、入力データ
割込処理によりパルス幅値格納領域３０１にＴ２という
値が格納される。

（８）時刻Ｌ６Ｆ　ＲＣ５０３がオ・−バーフローレ、パルス出力端子
１００−１からの信号は再びハイレベルとなる。そして
、Ｆ　ＲＣ５０３はまた“０″からアップカウントを始
める。

（７）時刻ｔ７Ｆ　ＲＣ５０３の値がＴ１になり、ＴＤＩレジスタ５０
１−１の値との一致がとれ、今までパルス出力端子１０
０−１から出力されていたハイレベルの信号はロウレベ
ルとなる。これと同時にマクロサービス処理が起動され
、パルス幅（＋１ｉ格納領域３０１に格納されているＴ
２という値がＴＤＩレジスタ５０１−１　に転送される
。

（８）時刻計〇Ｆ　ＲＣ５０３が再びオーバーフローする前に、入力デ
ータ割込処理によりパルス幅値格納領域３０１にＴ３と
いう値が格納される。

（９）時刻ｔ９Ｆ　ＲＣ５０３が再びオーバーフローし、パルス出力端
子１００−１からの信号はハイレベルとなる。そして、
Ｆ　ＲＣ５０３は“Ｏ”からアップカウントを始める。

（ｌＯ）時刻ｔ１゜Ｆ　ＲＣ５０３の値がＴ２になり、ＴＤルジスタ５０１
−１の値との一致がとれ、今までパルス出力端子１００
−１から出力されていたハイレベルの信号はロウレベル
となる。これと同時にマクロサービス処理が起動され、
パルス幅値格納領域３０１に格納されているＴ３という
値がＴＤＩレジスタ５０１−１に転送される。

（１１）時刻　ｔｌｌＦ　ＲＣ５０３がオーバーフローする前に、入力データ
割込処理によりパルス幅値格納領域３０１にＴ４という
値が格納される。

（１２）時刻ｔ１２Ｆ　ＲＣ５０３がオーバーフローし、パルス出力端子１
００−１からの信号はハイレベルとなる。

以上、パルス出力部５００のチャンネルｌを用いて、そ
のパルス出力動作について説明してきたが、チャンネル
２についても全くチャンネルｌと同様の動作を行なうこ
とができる。そして、前述”したように比較器５０２の
各チャンネルの一致信号により、チャンネル選択フラグ
５０５−１が切り換わることにより、各チャンネルを同
時に動作させることができる。

さらに、本実施例においては、メモリ（パルス幅値格納
領域３０１）からＴＤＩレジスタ５０１１へのデータ転
送を、比較器５０２の一致信号による°°マクロサービ
ス処理”′で行なうことにより、パルス出力装置を多チ
ヤンネル設定した時に生じるソフトウェアによるデータ
転送処理の必要が全く無く、ソフトウェアの負担を軽減
することが可能となる。

〔発明の効果〕

以上説明したように本発明は、パルス出力装置のパルス
出力部をフリーランニングカウンタ（ＦＲＣ）と比較器
および比較データ格納レジスタで構成し、さらにＦＲＣ
のオーバーフローを使用することにより、比較データ格
納レジスタのみを増設するだけでこのパルス出力部の多
チャンネル化が実現できるので４従来のＰＷＭ装置の多
チャンネル化におけるハードウェアの増大を低減するこ
とができ、マイクロコンピュータが低コストで実現でき
るという大きな効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の、パルス出力装置を備えた
マイクロコンピュータのブロック図、第２図は第１図に
おけるパルス出力部５００の詳細図、第３図は第１図の
マイクロコンピュータにおけるパルス出力動作のタイミ
ングチャート、第４図はＰＷＭ出力装置を備えたマイク
ロコンピュータの従来例のブロック図、第５図は第４図
のマイクロコンピュータにおけるＰＷＭ出力動作のタイ
ミングチャートである。１００・・・マイクロコンピュータ、１００−１・・・パルス出力端子１　（ＰＷＭ出力端子
）、１００−２・・・パルス出力端子２、＋００−３・・・入力端子、１０１・・・実行部（ＣＰＵ）、１０１１−・・プログラムカウンタ（ｐｃ）。１０１−２・・・プログラムステータスワード（ＰＳＷ
）、１０１−３・・・汎用レジスタセット、１０２・・・プ
ログラムメモリ、１０３・・・データメモリ。１０４・・・入力データ処理装置、１０６・・・内部パス、２０１・・・算術論理演算ユニッｌ−（ＡＬＵ）、２０
２・・・命令レジスタ。２０３・・・命令デコーダ、２０４・・・実行制御部、３００・・・マクロサービスレジスタ群、３０１・・・
パルス幅値格納領域（チャンネル１）。３０２・・・パルス幅値格納領域（チャンネル２）、４００・・・出力パルス制御部、４０１・・・Ｉ１０要求制御部、４０２・・・Ｉ１０要求受付部。４０３−１・・・Ｉ１０要求処理処理縁、４０３−２・
・・Ｉ１０要求処理処理形態指定線、５００・・・パル
ス出力部。５００−１・・・一致信号指令線、５０１−１・・・比較データ格納レジスタ１（ＴＤＩレ
ジスタ）、５０１２・・・比較データ格納レジスタ２（ＴＤ２レジ
スタ）、５０２・・・比較器。５０３・・・フリーランニングカウンタ（Ｆ　ＲＣ）、
５０４−１・・・出力制御装置（チャンネル１用）。５０４−２・・・出力制御装置（チャンネル２用）、５
０５・・・チャンネル選択フラグ。５０Ｂ−１・・・出力指令線（チャンネル１）、５０１
３−２・・・出力指令線（チャンネル２）、５０７−１
・・・信号出力線（チャンネル１）、５０７−２・・・
信号出力線（チャンネル２）、５０８・・・カウント許
可線、５０９・・・オーバーフロー線、５１０・・・オアゲート。５１１・・・オアゲート出力線。

Claims

【特許請求の範囲】プログラムおよび各種データを記憶するメモリ部と、プ
ログラムの内容を解釈し、実行する実行処理部と、外部
からの入力データの割込処理を行なう入力データ処理部
を有する情報処理装置において、フリーランニングカウンタ、比較されるデータが格納さ
れるレジスタ、フリーランニングカウンタと前記レジス
タの内容を比較する比較器、比較器の一致信号とフリー
ランニングカウンタのオーバフローとによりそれぞれ相
反の状態に設定される出力制御部を備えたパルス出力部
と、前記パルス出力部の比較器の一致信号により、プログラ
ム実行にかかわる状態を保持したまま中央処理部の実行
を中断させ、中央処理部により処理されてメモリ部に格
納されているデータを前記パルス出力部のレジスタへ格
納する動作を中央処理部に実行させる出力パルス制御部
を備えたことを特徴とする情報処理装置。