JPH01183152A - 半導体記憶装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、ダイナミック形の随時読み書き可能なメモリ
（ＤＲＡＭ）等の半導体記憶装置及びその製造方法に係
わり、特にキャパシタと制御用トランジスタの接続部に
関するものである。

（従来の技術） 従来、このような分野の技術としては、ＩＥＤＭ８５（
ＩＥＥＥ＞、（１９８５）（米）Ｐ、７１０−７１３に
記載されるものがあった。

以下、その構造及び製造方法を図を用いて説明する。

第２図は従来の半導体記憶装置の構造を示す断面図であ
り、第３図は第２図のＡ部拡大図である。

この半導体記憶装置はＢ　Ｓ　Ｅ　（Ｂｕｒｉｅｄ　Ｓ
ｔｏｒａｇｅＥｌｅｃｔｒｏｄｅ　　：ベリド・ストレ
ージ・エレクトロード）セルと呼ばれるＭＯ８形半導体
ダイナミック記憶装置である。この半導体記憶装置はシ
リコン（Ｓｉ）基板］−に形成されており、Ｓｉ基板１
は高濃度にボロン（Ｂ）を含むＰ＋形上下地層２及びそ
の上に形成されＢをＩＥ１５〜５Ｅ１６ｃｍ−１程度含
むＰ形層３によって形成されている。

Ｓｉ基板１のＰ形層３上部には、素子分離領域としてＰ
＋形拡散層４及び酸化膜５が順次形成されている。これ
らの側部付近には、Ｐ形層３を貫通してＰ＋形上下地層
２達するトレンチ（溝）６が形成されている。トレンチ
６の内面には誘電体層７が形成され、この誘電体層７が
形成されたトレンチ６内には電荷蓄積電極８が埋め込ま
れている。これらの誘電体層７及び電荷蓄積電極８によ
って、キャパシタが形成されている。

前記トレンチ６上には、一部酸化膜５を介して導電層９
が形成され、導電層９上には絶縁膜１０が形成されてい
る。この導電層つと電荷蓄積電極８の接する箇所におい
て、電荷蓄積電極８側のセルコンタクト１１が形成され
、導電層９がトレンチ６外部に形成されたＮ＋形拡散層
１２に接する箇所においてトランジスタ側のセルコンタ
クト１３が形成されている。

前記Ｎ＋形拡散層１２は、Ｎ＋形拡散柚１４、ゲート絶
縁膜１５及びゲート電極１６から成るトランジスタのＮ
＋形拡散層１４に接続されている。

したがって、電荷蓄積電極８とトランジスタのＮ＋形拡
散層１４は、導電層９及び炉上拡散層１２を介して接続
されている。トランジスタのＮ＋形拡散層１４は、Ｎ＋
形拡散層１７を介して配線用の導電体１８に接続されて
いる。なお、ゲート電極１６上には絶縁膜１９が形成さ
れ、さらにその上に絶縁膜２０が形成されている。

上記のように構成された半導体記憶装置において、前記
トランジスタをオン、オフさせることにより電荷転送が
制御され、キャパシタに対するデータの書き込み及び読
み出しが行なわれる。

次に、上記半導体記憶装置の製造方法を説明する。

先ず、Ｐ＋形上下地層２上Ｐ形層３を成長させたＳｉ基
板１の表面に、選択酸化法（ＬＯＣＯ８法）等によりＰ
＋形拡散層４及び酸化膜５から成る素子分離領域を形成
する。次いで、深さ４〜５μｍ程度のトレンチ６を反応
性イオンエツチング法（ＲＩＥ法）等によって形成した
後、そのトレンチ６内面に５ｉ０２　、Ｓｉ３　Ｎ４．
５ｉ０２多層膜から成る誘電体Ｍ７を形成する。その後
、トレンチ６内にポリシリコンを埋め込み、電荷蓄積電
極８を形成する。

次に、Ｓｉ基板１の全面を酸化して酸化膜５を成長させ
た後、その酸化膜５をホトリソグラフィ工程によりパタ
ーニングし、セルコンタクト１１゜１３用の開口を形成
する。次いで、セルコンタクト１１，１３用開口を含む
酸化膜５上にポリシリコンを成長させ、さらにこのポリ
シリコンにホトリソグラフィ工程によるパターニングを
施して、導電層９を形成する。このとき、ポリシリコン
に含まれる不純物の拡散により、Ｎ　形拡散［１２が形
成される。

その後、公知の技術を用いて既存のトランジスタ形成工
程及び配線形成工程等を施せば、第２図に示すような半
導体記憶装置が得られる。

（発明が解決しようとする問題点） しかしながら、上記構成の半導体記憶装置及びその製造
方法においては、素子の高集積化上及び製造工程上、次
のような問題点があった。

（ｉ）　　上記構成の半導体記憶装置では、セルコンタ
クト１１．１３用の所定面積が必要であり、そのために
は第３図に示すように所定寸法のコンタクト部長さしを
確保すると共に、酸化膜５の長さΔＬに対する厳密な精
度も要求さ五る。それ故、素子寸法の縮小化が難しく、
高集積化を図る上での大きな障害となっていた。

（ｉｉ）　　上記の製造方法においては、セルコンタク
ト１１．１３を形成するために２度に渡るホトリソグラ
フィ工程が必要であり、製造工程が複雑になると共に、
それに要する工数も多大であった。

本発明は、前記従来技術がもっていた問題点として、高
集積化が困難な点及び製造工程が複雑である点について
解決した半導体記憶装置及びその製造方法を提供するも
のである。

（問題点を解決するための手段） 第１の発明は、前記問題点を解決するために、半導体基
板に形成されたトレンチの内面に形成された誘電体層及
び該誘電体層が形成された前記トレンチ内に埋め込まれ
た電荷蓄積電極を有するキャパシタと、前記電荷蓄積電
極に接続され前記キャパシタに対する電荷転送を制御す
るトランジスタとを、備えた半導体記憶装置において、
前記トレンチの内面上端部に前記誘電体層とほぼ同じ厚
さを有する導電層を形成し、該導電層を介して前記電荷
蓄積電極と前記トランジスタを接続したものである。

また、第２の発明は、半導体基板に形成されたトレンチ
の内面に誘電体層を形成し、該誘電体層が形成された前
記トレンチ内に電荷蓄積電極を埋め込んでキャパシタを
形成すると共に、前記電荷蓄積電極に接続され前記キャ
パシタに対する電荷転送を制御するトランジスタを形成
する半導体記憶装置の製造方法において、前記トレンチ
内に前記電荷蓄積電極を埋め込んだ後に前記トレンチの
内面上端部に形成されている前記誘電体層を除去する工
程と、前記導電体層の除去によって形成された間隙部に
導電体を埋め込み、前記電荷蓄積電極と前記トランジス
タを接続するための導電層を形成する工程とを、施すよ
うにしたものである。

（作用） 第１の発明によれば、以上のように半導体記憶装置を構
成したので、トレンチ内面上端部に形成され、誘電体層
とほぼ同じ厚さを有する導電層は、キャパシタとトラン
ジスタの接続をトレンチの深さ方向に沿ったコンタクト
面で行なう働きをする。

この働きにより前記接続部における半導体基板子面方向
の長さ寸法が大幅に縮小される。

また、第２の発明の製造方法は、トレンチ内面上端部に
形成された誘電体層を除去し、この除去によって形成さ
れた間隙部に導電層を埋め込むようにしなので、ホトリ
ソグラフィ工程の実施回数を削減可能ならしめると共に
、前記導電層の形成を容易に可能とする働きをする。

したがって、前記問題点を除去することができる。

（実施例） 第１図は第１の発明の実施例を示す半導体記憶装置の断
面図、及び第４図は第１図のＢ部拡大図である。

Ｓｉ基板２１はＰ＋形上下地層２２びその上に形成され
たＰ形層２３によって構成されている。

Ｐ形層２３上にはＰ＋形拡散層２４及び酸化膜２５から
成る素子分離領域が形成され、その側部付近にはＰ形層
２３を貫通してＰ＋形下地Ｊｉｉ２２に達する、例えば
、深さ４〜５μｍ程度のトレンチ２６が形成されている
。

前記トレンチ２６の内面には、例えば５ｉ０２゜Ｓｉ　
　Ｎ　　５ｉ０２の多層膜から成る厚さ３　４・ ２００〜３００人程度の誘電度板２７が形成されている
。トレンチ２６の内面上端部の片側においては、前記誘
電体層２７が除去され、これに代わって導電層２８が形
成されている。導電層２８は、リン（Ｐ）もしくはヒ素
（Ａｓ）等を含むポリシリコン等から成り、その厚さは
誘電体層２７とほぼ同じである。

前記誘電体層２７及び導電層２８内側のトレンチ２６内
には、ＰもしくはＡｓを含むポリシリコン等から成る電
荷蓄積電極２９が埋め込まれている。電荷蓄積電極２９
と導電層２８の接触箇所において、セルコンタクト３０
が形成されている。

また、導電層２８がトレンチ２６内面、即ちＳｉ基板２
１のＰ形層２３と接する箇所には、Ｐ形層２３側にＮ＋
形拡散層３１が形成されており、このＮ＋形拡散層３１
と導電層２８の接触面はセルコンタクト３２を成してい
る。トレンチ２６上には、前記酸化膜２５からＮ＋形拡
散層３１に渡る範囲に酸化膜３３が形成されている。

前記Ｎ＋形拡散層３１は、Ｎ＋形拡散［３４、ゲート絶
縁膜３５及びゲート電極３６から成るトランジスタのＮ
＋形拡散層３４に接続されている。

したがって電荷蓄積電極２９とトランジスタのＮ＋形拡
散層３４は、セルコンタクト３０．３２を介して接続さ
れている。トランジスタのＮ　形波散層３４は、Ｎ＋形
拡散層３７を介して配線用の導電体３８に接続されてい
る。なお、ゲート電極３６上には絶縁膜３９が形成され
、さらにその上に絶縁膜４０が形成されている。

以上の実施例においては、トレンチ２６の内面上端部に
形成された導電Ｎ２８及びＮ　形波散層３１によって、
電荷蓄積電極２つとトランジスタの接続がなされている
ので、この接続に要する範囲は、第４図に示すように導
電層２８の厚さＴとＮ＋形拡散層３１の深さＤを加えた
範囲となる。

ここに、厚さＴは２００〜３００人程度であり度板さＤ
は０．２〜０．５μｍ程度であるので、従来に比しその
範囲を著しく縮小することができる。

困みに、従来の第３図における長さり、ΔＬをそれぞれ
０．８μｒｒｔ、０．３μｍとすれば、従来の接続範囲
と比較して約１／７〜１／３に縮小できることになる。

したがって、半導体記憶装置の高集積化が図れると共に
、長さΔＬに対するような厳密な精度が不要になるとい
う利点がある。

第５図（ａ）〜（ｆ＞は第２の発明の実施例を示す半導
体記憶装置の製造工程図である。

この製造工程は、前記第１図の半導体記憶装置を得るた
めに、第１〜第６エ程で構成されている。

（１）第５図（ａ）の第１工程 先ず、高濃度にボロン（Ｂ＞を含むＳｉ基板２１のＰ　
彫工地層２２上に、ＢをＩＥ１５〜５Ｅ１６ｃｍ−，１
程度含むＰ形層２３を２μｍ程度の厚さに成長させる。

このＰ形層２３上に、ＬＯＣＯ８法等によりＰ　形波散
層２４及び酸化膜２５を形成する。その際ン酸化膜２５
の厚さは４０００〜６０００人程度に成長させ度板次い
で、例えば深さ４〜５μｍ程度、幅１μｍ程度のトレン
チ２６をＲＩＥ法等によって形成する。

（２）第５図（ｂ）の第２工程 トレンチ２６の内面に５ｉ０２　、Ｓｉ３　Ｎ４　。

Ｓ　ｉ　Ｏ２の多層膜から成る誘電体Ｎ２７を厚さ２０
０〜３００八程度に形成する。次いで、減圧気相成長法
（ＬＰＣＶＤ法）等により、ＰもしくはＡｓ等を含んだ
ポリシリコンを成長させた後、エツチングバックにより
トレンチ２６内のみにポリシリコンを残し、電荷蓄積電
極２９を形成する。

これにより、キャパシタが形成される。

（３）第５図（Ｃ）の第３工程 次に全面を酸化し、酸化膜３３を成長させた後、酸化膜
３３上にパターニング用のレジスト膜４１を形成する。

ここまでの工程は、従来の半導体記憶装置の製造方法と
ほぼ同様になされる。

（４）第５図（ｄ）の第４工程 レジスト膜４１を用いたホトリソグラフィ工程を施して
酸化膜３３のパターニングを行ない、トレンチ６上の端
部を含む箇所に開口４２を形成する。この間口４２形成
時に、開口４２内に露出した誘電体層にもエツチング施
し、誘電体層２７を例えば３０００〜５０００人程度の
深さに渡度板除去する。これにより、誘電体層２７が除
去された部分に間隙部４３が形成される。

（５）第５図（ｅ）の第５工程 次にレジスト膜４１を除去した後、全面にＬＰＣＶＤ法
等によりＰもしくはＡｓ等を含むポリシリコン４４を成
長させる。このとき、前記間隙部４３内にもポリシリコ
ン４４が充填され、導電層２８が形成される。ポリシリ
コン４４成長後、フッ素（Ｆ）系ガスを用いたＲＩＥ法
等を施し、間隙部４３以外の箇所のポリシリコン４４を
除去する。

（６）第５図（ｆ）の第６エ程 ポリシリコン４４除去後、全面に酸化膜３３を成長させ
る。導電層２８が接するＰ形層２３にはポリシリコンか
らの不純物の拡散によりＮ　形波散層３１が形成されて
おり、このＮ＋形拡散層３１は、導電層２８及びその両
側に形成されたコンタクト３０．３２を介して電荷蓄積
電極２９に接続されている。

その後、第５図（ｆ）の状態に対し、トランジスタ形成
領域の酸化膜３３の除去を行ない、通常のトランジスタ
形成工程を施す。即ち、第１図に示すように熱酸化によ
りゲート絶縁膜３５を形成し、Ｌ　Ｐ　ＣＶ　Ｄ法によ
って形成したＮ形拡散ポリシリコンに対し、パターニン
グを施してゲート電極３６を形成する。さらに、ゲート
電極３６をマスクとしたＰ　もしくはＡｓ　　イオン注
入によってＮ膨拡散層３４を形成し、Ｎ膨拡散層３４活
性化のための熱処理と同時に酸化膜を成長させて絶縁Ｐ
Ａ３９を形成する。

続いて、配線形成工程として、常圧気相成長法（ＡＰＣ
ＶＤ法）等によりＰ及びＢを含む５ｉ０２の成長、コン
タクトホールの開口、コンタク１−ホール内へのイオン
注入によるＮ　膨拡散層３７の形成、金属から成る配線
用導電体３８の被着及びパターニング等を行なうことに
より、第１図に示す半導体記憶装置が得られる。

以上のような製造方法によれば、キャパシタとトランジ
スタを接続するためのセルコンタクト３０．３２の形成
に際し、従来は２回必要であった煩雑なりソゲラフイエ
程を１回に減らすことが可能となる。また、従来はＳｉ
基板２１平面に形成されていたセルコンタクトを、トレ
ンチ２６に沿った深さ方向に形成するので、コンタクト
部長さの大幅な縮小化が可能となり、高集積化を容易に
図ることができる。

なお、第１及び第２の発明の半導体記憶装置及びその製
造方法は、図示の実施例に限定されず、種々の変形が可
能である。例えば、トランジスタやトレンチ２６等の形
式や構造を変えたり、各部を構成する素材の材質を変え
てもよい。また、各製造工程における条件や製造順序等
を他のものに変更することも可能である。

（発明の効果） 以上詳細に説明したように、第１の発明の半導体記憶装
置によれば、トレンチ内面上端部に導電層を形成し、導
電層を介してキャパシタの電荷蓄積電極とトランジスタ
を構成したので、この接続に要する範囲が大幅に縮小さ
れ、半導体記憶装置の高集積化を容易に達成することが
できる。

また、第２の発明の製造方法によれば、トレンチ内面上
端部に形成された誘電体層を除去し、その除去によって
形成された間隙部に、キャパシタとトランジスタを接続
する導電層を形成するようにしなので、ホトリングラフ
イエ程の実施回数を削減して製造工程が簡易化されると
共に、高集積化が容易に可能な半導体記憶装置を製造で
きるという効果がある。

【図面の簡単な説明】

第１図は第１の発明の実施例を示す半導体記憶装置の断
面図、第２図は従来の半導体記憶装置の断面図、第３図
は第２図のＡ部拡大図、第４図は第１図のＢ部拡大図、
及び第５図（ａ）〜（ｆ＞は第２の発明の実施例を示す
半導体記憶装置の製造工程図である。 ２１・・・・・・Ｓｉ基板、２６・・・・・・トレンチ
、２７・・・・・・誘電体層、２８・・・・・・導電層
、２９・・・・・・電荷蓄積電極、３１，３４．３７・
・・・・・Ｎ　膨拡散層、３５・・・・・・ゲート絶縁
膜、３６・・・・・・ゲート電極。 出願人代理人　　柿　　本　　恭　　成２１：３Ｌ基板 ２６　：　トレンチ ２７：誘＠停層 本定明のｆ−轄ｉ２１慮枝置の断面図 第２図のＡ部拡大図 第３図 第１図 第２図 鞘１図のＢ部拡大図 第４図

Claims (1)

1. 【特許請求の範囲】 １、半導体基板に形成されたトレンチの内面に形成され
   た誘電体層及び該誘電体層が形成された前記トレンチ内
   に埋め込まれた電荷蓄積電極を有するキャパシタと、前
   記電荷蓄積電極に接続され前記キャパシタに対する電荷
   転送を制御するトランジスタとを、備えた半導体記憶装
   置において、前記トレンチの内面上端部に前記誘電体層
   とほぼ同じ厚さを有する導電層を形成し、該導電層を介
   して前記電荷蓄積電極と前記トランジスタを接続したこ
   とを特徴とする半導体記憶装置。 ２、半導体基板に形成されたトレンチの内面に誘電体層
   を形成し、該誘電体層が形成された前記トレンチ内に電
   荷蓄積電極を埋め込んでキャパシタを形成すると共に、
   前記電荷蓄積電極に接続され前記キャパシタに対する電
   荷転送を制御するトランジスタを形成する半導体記憶装
   置の製造方法において、 前記トレンチ内に前記電荷蓄積電極を埋め込んだ後に前
   記トレンチの内面上端部に形成されている前記誘電体層
   を除去する工程と、 前記誘電体層の除去によって形成された間隙部に導電体
   を埋め込み、前記電荷蓄積電極と前記トランジスタを接
   続するための導電層を形成する工程とを、 有することを特徴とする半導体記憶装置の製造方法。