JPS62123773A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS62123773A JPS62123773A JP26242585A JP26242585A JPS62123773A JP S62123773 A JPS62123773 A JP S62123773A JP 26242585 A JP26242585 A JP 26242585A JP 26242585 A JP26242585 A JP 26242585A JP S62123773 A JPS62123773 A JP S62123773A
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- JP
- Japan
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- gate electrode
- floating gate
- insulating film
- substrate
- semiconductor memory
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
〔技術分野〕
この発明は、半導体記憶装置技術さらにはＥＰＲＯＭ
（電気的に書込可能な不揮発性半導体記憶装置）に適用
して特に有効な技術に関するもので、例えば大記憶容量
のＥＥＰＲＯＭ（を気的に書込および消去が可能な不揮
発性半導体記憶装置）に利用して有効な技術に関するも
のである。 〔背景技術〕 ＥＥＰＲＯＭなどの不揮発性半導体記憶装置は、例えば
第３図（ａ）（ｂ）に示すように、その記憶素子が、ｎ
＋ドレイン領域４とｎ＋型ソース領域３の間に狭まれた
チャンネル領域上に第１の絶縁膜２ａを介してフローテ
ィングゲート電極（ＦＧ）６を配設し、さらにそのフロ
ーティングゲートａ極６上に第２の絶縁膜７を介して制
御ゲート電極（ＰＧ）５を配設することによって形成さ
れる。 同図に示す半導体装置では、第１の絶縁膜２ａとして、
ｐ−型半導体基板１０表面に全面的に形成された酸化膜
２の一部が使用されている。また、第２の絶縁膜７とし
て、相対的に高誘電率の窒化膜が使用されている。８は
アルミニウムなどによる配線用電極を示す。Ｄはドレイ
ン、Ｓはソースをそわぞれ示す。 この種の半導体記憶装置における記憶情報の書込は、制
御ゲート″を極５と基板１の間に電圧Ｖｐを印加するこ
とによって行われる。つまり、制御ゲート４極５とフロ
ーティングゲート電極６との間には静電答ｔｔＣ１が、
フローティングゲート′電極６と基板１との間には静電
容ｔＣｏがそれぞれに形成される。この２つの静電容量
ＣＩ、Ｃｏは、制御ゲート１１Ｌ極５と基板１との間に
て等測的に直列接続されている。従って、制御ゲート電
極５と基板Ｊとの間に電圧Ｖｐを印加すると、この印加
電圧ｖｐは上記２つの容ｔｃ］とＣＯの逆比に応じて分
圧され、この分圧電圧［ＶｐＣｏ／ （Ｃｏ＋Ｃ１）’
：］が上記フローティングゲート電極６に印加される。 この分圧電圧ＣＶｐＣｏ／（Ｃｏ＋ＣＩ）〕がある程程
度上の大きさになると、いわゆるトンネル効果によって
フローティングゲート電極６に電荷が注入・蓄積されて
書込が行われる。 上述した半導体記憶装置において、その書込効率を高め
るためには、フローティングゲート電極６に印加される
上記分圧電圧［ＶｐＣｏ／ （Ｃｏ＋Ｃ１） ］をでき
るだけ高くする必要がある。この分圧電圧［ＶｐＣｏ／
（Ｃｏ＋ＣＩ） 〕を高くするためには、７゜−ティン
グゲートを極６と基板１との間に形成される静電容量Ｃ
ｏの相対的な大きさすなわちＣ。 ／Ｃ１をできるだけ小さくする必要かあり、このために
はフローティングゲート電極６と縞との間の間隔ｄｏを
大きくしなければならない。ところが、その間隔ｄｏを
大きくすると、今度は、フローティングゲート電極６と
基板１との間のトンネル障壁が高くなって、トンネル効
果によるフローティングゲー１［極６への電荷注入が困
難になってしまう、という背反する問題を生じることが
本発明者らによって明らかとされた。 上述した問題を解決する手段の一つとして、例えば、日
経マグロウヒル社刊行［日経エレクトロニクス１９８５
年１０月２１日号（随３６０）Ｊ１５２．１５３頁、図
９．１０ （ＥＥＰＲＯＭのメモリセル構造）に記載さ
れているように、フローティングゲート電極６の一部に
基板１側に突出する凸部を形成し、この凸部によって、
上記静電容’％Ｃｏを相対的に小さく保ちつつ、フロー
ティングゲート′直極６への電荷の注入を行いやすくす
る、という技術がある。 しかしながら、例えば２５６にビットあるいはＩＭピッ
ト以上の記憶容量を持つために高度に微細加工される半
導体記憶装置では、上記凸部の寸法サイズが非常に小さ
くて加工精度の限界を越えてしまうようになるため、上
記トンネル障壁を所定の高さまで確実に低下させられる
ような凸部を再現性良く形成することが難しくなって、
個々の記憶素子ごとの薔込条件にバラツキが生じやすく
なる、という別の問題を生じることが本発明者らによっ
て明らかとされた。 〔発明の目的〕 この発明の目的は、フローティングゲート電極に分圧さ
れて印加される電圧を高く確保しつつ、そのフローティ
ングゲート電極と基板との間におけるトンネル障壁を加
工精度に大きく依存することなく所定の高さまで再現性
良く低下させられるようＫし、これＫよって書込効率を
確実に高められるとともに、個々の記憶素子ごとの書込
条件のバラツキを小さくすることができるようにした半
導体記憶装置技術を提供することにある。 この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添付図面から明らかに
なるであろう。 〔発明の概要〕 本願において開示する発明のうち代表的なものを簡単に
説明すれば、下記のとおりである。 すなわち、フローティングゲート電極と基板との間に介
在する第１の絶縁膜に段差を設けることによって、その
第１の絶縁膜に厚みの大きな部分と小さな部分を形成し
、厚みの小さな部分を上記チャンネル領域からドレイン
領域に跨がる部分に配設するとともに、この第１の絶縁
膜の上面に沿って上記フローティングゲート電極を段状
に屈曲形成する構成により、上記フローティングゲート
電極と基板間との間の静電容量を相対的に小さくして、
そのフローティングゲート電極に分圧されて印加される
電圧を高く確保しつつ、そのフローティングゲート電極
と基板との間におけるトンネル障壁を加工精度に大きく
依存することなく所定の高さまで再現性良く低下させら
れるようにし、これによって書込効率を確実に高められ
るとともに、個々の記憶素子ごとの書込条件のバラツキ
を小さくすることができるようにする、という目的を達
成するものである。 〔実施例〕 以下、この発明の代表的な実施例を図面を参照しながら
説明する。 なお、図面において同一符号は同一あるいは相当部分を
示す。 第１図（ａ）（ｂ）はこの発明が適用された半導体記憶
装置の要部における一実施例を示す。 同図に示す半導体記憶装置はＥＥＰＲＯＭとして形成さ
れ、その記憶素子は、前述したものと同様に、ｎ＋ドレ
イン領域４とｎ＋型ソース領域３の間に狭まれたチャン
ネル領域上に第１の絶縁膜２ａを介してフローティング
ゲー）Ｋ極６を配設し、さらにそのフローティングゲー
ト電極６上に第２の絶縁膜７を介して制御ゲート電極５
を配設することによって形成される。第１の絶縁膜２ａ
としては、ｐ−型半導体基板１０表面に全面的に形成さ
れた酸化膜２の一部が使用されている。また、第２の絶
縁膜７としては、相対的に高誘電率の窒化膜が使用され
ている。８はアルミニウムなどによる配線用電極を示す
。Ｄはドレイン、Ｓはソースをそれぞれ示す。 このＥＥＦＲＯＭにおける記憶情報の書込は、これも前
述したものと同様に、制御ゲート電極５と基板１の間に
電圧Ｖｐを印加することによって行われる。つまり、制
御ゲート電極５とフローティングゲート電極６との間に
は静電容量Ｃ１が、フローティングゲート電極６と基板
１との間には静電容ｉｔ Ｃｏがそれぞれに形成される
。この２つの静電容量ＣＩ、Ｃ６は、制御ゲート電極５
と基板１との間にて等測的に直列接続されている。従っ
て、制御ゲート電極５と基板】との間に電圧Ｖｐを印加
すると、この印加電圧Ｖｐは上記２つの容量Ｃ１とＣＯ
の逆比に応じて分圧され、この分圧電圧〔ＶｐＣｏ／（
Ｃｏ＋ＣＩ）’：ｌが上記フローティングゲート電極６
に印加される。この分圧電圧［ＶｐＣｏ／（Ｃｏ＋Ｃ１
））がある程度以上の大きさになると、いわゆるトンネ
ル効果によってフローティングゲート電極６に電荷が注
入・蓄積されて書込が行われる。 ここで、この実施例では、上述した構成に加えて、上記
第１の絶縁膜２ａに段差を設けることにより、その第１
の絶縁膜２ａに厚みの大きな部分と小さな部分を形成し
、その厚みの小さな部分を上記チャンネル領域からドレ
イン領域４に跨がる部分に配設している。これとともに
、その第１の絶縁膜２ａの上面に沿って上記フローティ
ングゲート電極６を段状に屈曲形成している。これによ
り、フローティングゲート電極６には、上記第１の絶縁
膜２ａの段差形状に沿った段差部分６Ｃとともに、この
段差部分６Ｃの両側に、基板１との間隔ｄｏが大きい部
分６ａと、その間隔ｄ１が狭い部分６ｂとが、振分けら
れて形成されている。 以上のような＊成により、部分６ｂの基板１に対する間
隔ｄ１を小さくしても、部分６ａでの基板１に対する間
隔ｄｏをある程度以上に大きくとることにより、そのフ
ローティングゲート
（電気的に書込可能な不揮発性半導体記憶装置）に適用
して特に有効な技術に関するもので、例えば大記憶容量
のＥＥＰＲＯＭ（を気的に書込および消去が可能な不揮
発性半導体記憶装置）に利用して有効な技術に関するも
のである。 〔背景技術〕 ＥＥＰＲＯＭなどの不揮発性半導体記憶装置は、例えば
第３図（ａ）（ｂ）に示すように、その記憶素子が、ｎ
＋ドレイン領域４とｎ＋型ソース領域３の間に狭まれた
チャンネル領域上に第１の絶縁膜２ａを介してフローテ
ィングゲート電極（ＦＧ）６を配設し、さらにそのフロ
ーティングゲートａ極６上に第２の絶縁膜７を介して制
御ゲート電極（ＰＧ）５を配設することによって形成さ
れる。 同図に示す半導体装置では、第１の絶縁膜２ａとして、
ｐ−型半導体基板１０表面に全面的に形成された酸化膜
２の一部が使用されている。また、第２の絶縁膜７とし
て、相対的に高誘電率の窒化膜が使用されている。８は
アルミニウムなどによる配線用電極を示す。Ｄはドレイ
ン、Ｓはソースをそわぞれ示す。 この種の半導体記憶装置における記憶情報の書込は、制
御ゲート″を極５と基板１の間に電圧Ｖｐを印加するこ
とによって行われる。つまり、制御ゲート４極５とフロ
ーティングゲート電極６との間には静電答ｔｔＣ１が、
フローティングゲート′電極６と基板１との間には静電
容ｔＣｏがそれぞれに形成される。この２つの静電容量
ＣＩ、Ｃｏは、制御ゲート１１Ｌ極５と基板１との間に
て等測的に直列接続されている。従って、制御ゲート電
極５と基板Ｊとの間に電圧Ｖｐを印加すると、この印加
電圧ｖｐは上記２つの容ｔｃ］とＣＯの逆比に応じて分
圧され、この分圧電圧［ＶｐＣｏ／ （Ｃｏ＋Ｃ１）’
：］が上記フローティングゲート電極６に印加される。 この分圧電圧ＣＶｐＣｏ／（Ｃｏ＋ＣＩ）〕がある程程
度上の大きさになると、いわゆるトンネル効果によって
フローティングゲート電極６に電荷が注入・蓄積されて
書込が行われる。 上述した半導体記憶装置において、その書込効率を高め
るためには、フローティングゲート電極６に印加される
上記分圧電圧［ＶｐＣｏ／ （Ｃｏ＋Ｃ１） ］をでき
るだけ高くする必要がある。この分圧電圧［ＶｐＣｏ／
（Ｃｏ＋ＣＩ） 〕を高くするためには、７゜−ティン
グゲートを極６と基板１との間に形成される静電容量Ｃ
ｏの相対的な大きさすなわちＣ。 ／Ｃ１をできるだけ小さくする必要かあり、このために
はフローティングゲート電極６と縞との間の間隔ｄｏを
大きくしなければならない。ところが、その間隔ｄｏを
大きくすると、今度は、フローティングゲート電極６と
基板１との間のトンネル障壁が高くなって、トンネル効
果によるフローティングゲー１［極６への電荷注入が困
難になってしまう、という背反する問題を生じることが
本発明者らによって明らかとされた。 上述した問題を解決する手段の一つとして、例えば、日
経マグロウヒル社刊行［日経エレクトロニクス１９８５
年１０月２１日号（随３６０）Ｊ１５２．１５３頁、図
９．１０ （ＥＥＰＲＯＭのメモリセル構造）に記載さ
れているように、フローティングゲート電極６の一部に
基板１側に突出する凸部を形成し、この凸部によって、
上記静電容’％Ｃｏを相対的に小さく保ちつつ、フロー
ティングゲート′直極６への電荷の注入を行いやすくす
る、という技術がある。 しかしながら、例えば２５６にビットあるいはＩＭピッ
ト以上の記憶容量を持つために高度に微細加工される半
導体記憶装置では、上記凸部の寸法サイズが非常に小さ
くて加工精度の限界を越えてしまうようになるため、上
記トンネル障壁を所定の高さまで確実に低下させられる
ような凸部を再現性良く形成することが難しくなって、
個々の記憶素子ごとの薔込条件にバラツキが生じやすく
なる、という別の問題を生じることが本発明者らによっ
て明らかとされた。 〔発明の目的〕 この発明の目的は、フローティングゲート電極に分圧さ
れて印加される電圧を高く確保しつつ、そのフローティ
ングゲート電極と基板との間におけるトンネル障壁を加
工精度に大きく依存することなく所定の高さまで再現性
良く低下させられるようＫし、これＫよって書込効率を
確実に高められるとともに、個々の記憶素子ごとの書込
条件のバラツキを小さくすることができるようにした半
導体記憶装置技術を提供することにある。 この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添付図面から明らかに
なるであろう。 〔発明の概要〕 本願において開示する発明のうち代表的なものを簡単に
説明すれば、下記のとおりである。 すなわち、フローティングゲート電極と基板との間に介
在する第１の絶縁膜に段差を設けることによって、その
第１の絶縁膜に厚みの大きな部分と小さな部分を形成し
、厚みの小さな部分を上記チャンネル領域からドレイン
領域に跨がる部分に配設するとともに、この第１の絶縁
膜の上面に沿って上記フローティングゲート電極を段状
に屈曲形成する構成により、上記フローティングゲート
電極と基板間との間の静電容量を相対的に小さくして、
そのフローティングゲート電極に分圧されて印加される
電圧を高く確保しつつ、そのフローティングゲート電極
と基板との間におけるトンネル障壁を加工精度に大きく
依存することなく所定の高さまで再現性良く低下させら
れるようにし、これによって書込効率を確実に高められ
るとともに、個々の記憶素子ごとの書込条件のバラツキ
を小さくすることができるようにする、という目的を達
成するものである。 〔実施例〕 以下、この発明の代表的な実施例を図面を参照しながら
説明する。 なお、図面において同一符号は同一あるいは相当部分を
示す。 第１図（ａ）（ｂ）はこの発明が適用された半導体記憶
装置の要部における一実施例を示す。 同図に示す半導体記憶装置はＥＥＰＲＯＭとして形成さ
れ、その記憶素子は、前述したものと同様に、ｎ＋ドレ
イン領域４とｎ＋型ソース領域３の間に狭まれたチャン
ネル領域上に第１の絶縁膜２ａを介してフローティング
ゲー）Ｋ極６を配設し、さらにそのフローティングゲー
ト電極６上に第２の絶縁膜７を介して制御ゲート電極５
を配設することによって形成される。第１の絶縁膜２ａ
としては、ｐ−型半導体基板１０表面に全面的に形成さ
れた酸化膜２の一部が使用されている。また、第２の絶
縁膜７としては、相対的に高誘電率の窒化膜が使用され
ている。８はアルミニウムなどによる配線用電極を示す
。Ｄはドレイン、Ｓはソースをそれぞれ示す。 このＥＥＦＲＯＭにおける記憶情報の書込は、これも前
述したものと同様に、制御ゲート電極５と基板１の間に
電圧Ｖｐを印加することによって行われる。つまり、制
御ゲート電極５とフローティングゲート電極６との間に
は静電容量Ｃ１が、フローティングゲート電極６と基板
１との間には静電容ｉｔ Ｃｏがそれぞれに形成される
。この２つの静電容量ＣＩ、Ｃ６は、制御ゲート電極５
と基板１との間にて等測的に直列接続されている。従っ
て、制御ゲート電極５と基板】との間に電圧Ｖｐを印加
すると、この印加電圧Ｖｐは上記２つの容量Ｃ１とＣＯ
の逆比に応じて分圧され、この分圧電圧〔ＶｐＣｏ／（
Ｃｏ＋ＣＩ）’：ｌが上記フローティングゲート電極６
に印加される。この分圧電圧［ＶｐＣｏ／（Ｃｏ＋Ｃ１
））がある程度以上の大きさになると、いわゆるトンネ
ル効果によってフローティングゲート電極６に電荷が注
入・蓄積されて書込が行われる。 ここで、この実施例では、上述した構成に加えて、上記
第１の絶縁膜２ａに段差を設けることにより、その第１
の絶縁膜２ａに厚みの大きな部分と小さな部分を形成し
、その厚みの小さな部分を上記チャンネル領域からドレ
イン領域４に跨がる部分に配設している。これとともに
、その第１の絶縁膜２ａの上面に沿って上記フローティ
ングゲート電極６を段状に屈曲形成している。これによ
り、フローティングゲート電極６には、上記第１の絶縁
膜２ａの段差形状に沿った段差部分６Ｃとともに、この
段差部分６Ｃの両側に、基板１との間隔ｄｏが大きい部
分６ａと、その間隔ｄ１が狭い部分６ｂとが、振分けら
れて形成されている。 以上のような＊成により、部分６ｂの基板１に対する間
隔ｄ１を小さくしても、部分６ａでの基板１に対する間
隔ｄｏをある程度以上に大きくとることにより、そのフ
ローティングゲート
（１）フローティングゲートＩ！極と基板との間に介在
する第１の絶縁膜に段差を設けることによって、その第
１の絶縁膜に厚みの大きな部分と小さな部分を形成し、
厚みの小さな部分を上記チャンネル領域からドレイン領
域に跨がる部分に配設するととも延、この第１の絶縁膜
の上面に沿って上記フローティングゲート電極を段状に
屈曲形成する構成により、上記７０−ティングゲート電
極と基板間との間の静電容量を相対的に小さくして、そ
のフローティングゲート１極に分圧されて印加される電
圧を高く確保しつつ、そのフローティングゲート電極と
基板との間におけるトンネル障壁を加工精度に大きく依
存することなく所定の高さまで再現性良く低下させられ
るようになり、これによって書込効率を確実に高められ
るとともに、個々の記憶素子ごとの書込条件のバラツキ
を小さくすることかできるようになる、という効果が得
られる。 以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、上記第２の絶
縁膜７は酸化膜であってもよい。 〔利用分野〕 以上、本発明者によってなされた発明をその背景となっ
た利用分野であるＥＥＰＲＯＭの技術に適用した場合に
ついて説明したが、それに限定されるものではなく、例
えばＥＰＲＯＭあるいは不揮発性ＲＡＭ （ランダム・
アクセス・メモリ）の技術などＫも適用できる。少なく
ともフローティングゲー）！極を有する条件のものには
適用できる。
する第１の絶縁膜に段差を設けることによって、その第
１の絶縁膜に厚みの大きな部分と小さな部分を形成し、
厚みの小さな部分を上記チャンネル領域からドレイン領
域に跨がる部分に配設するととも延、この第１の絶縁膜
の上面に沿って上記フローティングゲート電極を段状に
屈曲形成する構成により、上記７０−ティングゲート電
極と基板間との間の静電容量を相対的に小さくして、そ
のフローティングゲート１極に分圧されて印加される電
圧を高く確保しつつ、そのフローティングゲート電極と
基板との間におけるトンネル障壁を加工精度に大きく依
存することなく所定の高さまで再現性良く低下させられ
るようになり、これによって書込効率を確実に高められ
るとともに、個々の記憶素子ごとの書込条件のバラツキ
を小さくすることかできるようになる、という効果が得
られる。 以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、上記第２の絶
縁膜７は酸化膜であってもよい。 〔利用分野〕 以上、本発明者によってなされた発明をその背景となっ
た利用分野であるＥＥＰＲＯＭの技術に適用した場合に
ついて説明したが、それに限定されるものではなく、例
えばＥＰＲＯＭあるいは不揮発性ＲＡＭ （ランダム・
アクセス・メモリ）の技術などＫも適用できる。少なく
ともフローティングゲー）！極を有する条件のものには
適用できる。
第１図（ａ）（ｂ）はこの発明による半導体記憶装置の
要部を示す断面図、 第２図（ａ）〜（ｆ）はこの発明による半導体記憶装置
の製造方法の一実施例を主要な工８電解順に示す断面図
、 第３図（ａ）（ｂ）はこの発明以前の半導体記憶装置の
構成例を部分的に示す断面図である。 １・・・ｐ−型半導体基板、２・・・酸化膜、２ａ・・
・第１の絶縁膜、３・・・ｎ＋型ンソー領域、４・・・
ｎ＋型ドレイン領域、５・・・制御ゲート電極（ＰＧ）
、６・・・フローティングゲート電極（ＦＧ）、６ｃ・
・・段差部分、７・・・第２のＩＩＡ縁膜。 第 ２ 図 （ｅｆｔ） （チラ
要部を示す断面図、 第２図（ａ）〜（ｆ）はこの発明による半導体記憶装置
の製造方法の一実施例を主要な工８電解順に示す断面図
、 第３図（ａ）（ｂ）はこの発明以前の半導体記憶装置の
構成例を部分的に示す断面図である。 １・・・ｐ−型半導体基板、２・・・酸化膜、２ａ・・
・第１の絶縁膜、３・・・ｎ＋型ンソー領域、４・・・
ｎ＋型ドレイン領域、５・・・制御ゲート電極（ＰＧ）
、６・・・フローティングゲート電極（ＦＧ）、６ｃ・
・・段差部分、７・・・第２のＩＩＡ縁膜。 第 ２ 図 （ｅｆｔ） （チラ
Claims (1)
- 【特許請求の範囲】 １、ドレイン領域とソース領域の間に狭まれたチャンネ
ル領域上に第１の絶縁膜を介してフローティングゲート
電極を配設し、さらにそのフローティング電極上に第２
の絶縁膜を介して制御ゲート電極を配設してなる半導体
記憶装置であって、上記第１の絶縁膜に段差が設けられ
、この段差によって、上記第１の絶縁膜に厚みの大きな
部分と小さな部分が形成され、厚みの小さな部分が上記
チャンネル領域からドレイン領域に跨がる部分に配設さ
れるとともに、この第１の絶縁膜の上面形状に沿って上
記フローティングゲート電極が段状に屈曲形成されてい
ることを特徴とする半導体記憶装置。 ２、上記制御ゲート電極および上記第２の絶縁膜が上記
フローティングゲート電極に対して同一間隔を保つべく
平行に屈曲形成されていることを特徴とする特許請求の
範囲第１項記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26242585A JPS62123773A (ja) | 1985-11-25 | 1985-11-25 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26242585A JPS62123773A (ja) | 1985-11-25 | 1985-11-25 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62123773A true JPS62123773A (ja) | 1987-06-05 |
Family
ID=17375602
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26242585A Pending JPS62123773A (ja) | 1985-11-25 | 1985-11-25 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62123773A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6329969A (ja) * | 1986-07-23 | 1988-02-08 | Nec Corp | 浮遊ゲ−ト型不揮発性半導体記憶装置の製造方法 |
| JP2006024932A (ja) * | 2004-07-06 | 2006-01-26 | Samsung Electronics Co Ltd | 不揮発性メモリ素子のトンネリング絶縁膜を形成する方法 |
-
1985
- 1985-11-25 JP JP26242585A patent/JPS62123773A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6329969A (ja) * | 1986-07-23 | 1988-02-08 | Nec Corp | 浮遊ゲ−ト型不揮発性半導体記憶装置の製造方法 |
| JP2006024932A (ja) * | 2004-07-06 | 2006-01-26 | Samsung Electronics Co Ltd | 不揮発性メモリ素子のトンネリング絶縁膜を形成する方法 |
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