JPS6252973A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は半導体記憶装置、特に、電気的に書込／消去
が可能な不揮発性半導体記憶装置（ＥＥＦＲＯＭ＞に関
する。

［従来の技術］ 第４図、第５図および第６図は従来のこの種の不揮発性
半導体記憶装置のメモリセルの構成を示す図であり、第
４図はその平面配置を示し、第５図および第６図はその
断面構造を模式的に示した図である。この種の半導体記
憶装置は、たとえばｌ５ＳＣＣＤＩＧＥＳＴ　　ＯＦ　
　丁ＥＣＨＮ　ＩＣＡＬ　　ＰＡＰＥＲ３，１９８４年
の２６８頁ないし２６つ真に開示れている。

第４図において、半導体記憶装置のメモリセルは、それ
ぞれが不純物拡散層で形成されるメモリトランジスタの
ソース６およびドレイン７と、メモリトランジスタの有
する情報を読出すためのビットライン５を含む。また、
電荷を蓄積するための７０−ティングゲート２およびフ
ローティングゲート２へ電荷の蓄積・放出をｉｌＪ　Ｉ
！ｊするための不純物拡散層で形成されるコントロール
ゲート１を含む。このメモリトランジスタを選択するた
めのポリシリコンで形成されるワードライン３が図面横
方向に延びて形成される。さらに、メモリトランジスタ
のソース６に電圧を印加するためのソース電極８が設け
られコンタクト孔８１を介してソース６に接続される。

また、ビットライン５に電肚を印加するためのピットラ
イン電極９が設けられ、コンタクト孔９１を介してビッ
トライン５に接続される。さらにコントロールゲート１
に電圧を印加するためにコントロールゲート電極１０が
設けられ、コンタクト孔１０１を介してビットラインへ
接続される。７０−ティングゲート２は凹字形に形成さ
れ、メモリトランジスタのドレイン７およびコントロー
ルゲート１と絶縁膜を介して対向している。ここで、フ
ローティングゲート２とメモリトランジスタのドレイン
７との交差部において、１００Ａ程度の薄い絶縁膜を介
して７０−ティングゲート２とドレイン７とが対向し、
電荷の通路となるトンネル領域４が形成されている。

また、フローティングゲート２とコントロールゲート１
との間に１００Ａ程度の薄い絶縁膜が形成され容量を構
成する。

第５図において、コントロールゲート１−フローティン
グゲート２問およびメモリトランジスタのドレイン７−
フローティングゲート２間には薄い絶縁膜が形成されて
おり、フローティングゲート２と半導体基板５０との間
には厚い絶縁膜が形成されている。したがって、フロー
ティングゲート２−コントロールゲート１間には容量１
３が形成され、７０−ティングゲート２−半導体基板５
０１！ｌには容量１４が形成され、フローティングゲー
ト２−メモリトランジスタのドレイン間には容量１５が
形成される。

第６図はメモリセルのソース、ドレインおよびビットラ
インを含む断面構造を概略的に示す図である。第６図に
おいて、メモリトランジスタのドレイン７とビットライ
ン５との間の半導体基板領域上にはメモリトランジスタ
を選択するためのワードライン３が設けられている。次
に動作について説明する。

まず書込動作時について説明する。このとき、ソース電
極８は電気的に７０−ティング状態、コントロールゲー
ト電極１０は接地電位、ワードライン電極１１は高電圧
、ピットライン電極９は高電圧にそれぞれされる。この
状態においては、ビットライン５およびワードライン３
は高電圧になるため、ドレイン７の電位は高電圧になる
。これによりコントロールゲート１とドレイン７との間
の電位差が大きくなり、コントロールゲート１−ドレイ
ン７間に形成される容ＩＩ（寄生容量）回路による容量
分割により、トンネル電流域４にも高電界が印加される
。この結果フローティングゲート２からドレイン７に向
プてトンネル電流が流れる。

これによりフローティングゲート２から電子が引抜かれ
、メモリトランジスタのしきい値電圧は低い方にシフト
し、メモリトランジスタはディプレッション型のトラン
ジスタとなる。したがって読出動作時にコントロールゲ
ート１を接地電位にするとメモリトランジスタはオン状
態となる。

次に消去動作時の場合について説明する。このとき、ソ
ース電極８は接地電位、コントロールゲート電極１０は
高電圧、ワードライン電極１１は高電圧、ピットライン
電極９は接地電位にされる。

この状態においては、ビットライン５は接地電位、ワー
ドライン３は高電圧であるので、ドレイン７は接地電位
になる。この結果、ドレイン７とコントロールゲート１
の間は電位差が大になり、ドレイン７−コントロールゲ
ート１間の容量回路による容量分割によりトンネル領域
４にも高電界が印加され、ドレイン７から７０−ティン
グゲート２へ向ってトンネル電流が流れる。この結果、
フローティングゲート２に電子が蓄積され、メモリトラ
ンジスタのしきいｆｉｌｌ！圧は高い方にシフトし、メ
モリトランジスタはエンハンスメント型のトランジスタ
となる。したがって、読出時にコントロールゲート１を
接地電位にすると、メモリトランジスタはオフ状態とな
る、このメモリトランジスタのオン状態およびオフ状態
により情報″１°′。

“０″が記憶される。

第７図はメモリトランジスタにおいて形成される寄生容
向からなる容量回路の構成を等測的に示す図である。第
７図（ａ　＞は書込時における電位を示し、第７図（ｂ
）は消去時における状態を示す図である。以下、第７図
（ａ）、（ｂ）を参照してトンネル領域４の絶縁膜に印
加される電界について説明する。

今、コントロールゲート１−フローテイングゲー１２間
容１１３の値を０１、フローティングゲート２−半導体
基板５０間の容［１１４の値を０２、フローティングゲ
ート２−ドレイン７間容量１５の値を０３とし、トンネ
ル絶縁膜の膜圧をＴＯＸｑ印加高電圧をＶＰＰ　とする
。このとき書込時にトンネル領域４に印加される電界Ｅ
ｖは。

と表わされる。また、消去時にトンネル領１ｉ１１４に
印加される電界εｅは第７図（ｂ）から見られるように
、 と表わされる。どちらの場合においても、コントロール
ゲート−フローティングゲート間容ｆｆ１ｃ１が大きい
ほどトンネル＠ｉａ４に印加される電界は大きくなるの
でトンネル電流は増大し、その結果、しきい（！電圧（
メモリトランジスタの）変化量が大きくなる。しきい値
電圧の変化量が大きいということは、続出マージンが増
大し、データ保持時間が延びるという利点がある。

［発明が解決しようとする問題点］ 従来のこの種の半導体記憶装置においては、続出マージ
ン、データ保持時間等を増大させるため、コントロール
ゲート−フローティングゲート間の容量を大きくする必
要があり、その対向面積を大きくする必要があった。し
かし、その対向面積を大きくすると、半導体記憶装置を
高集積化する場合大きなネックとなる問題点があった。

それゆえ、この発明の目的は上述のような問題点を解消
し、コントロールゲート−フローティングゲート間の容
量を減少させることなく、占有面積の小さなメモリセル
を備えた半導体記憶装置を提供することである。

［問題点を解決するための手段］ この発明における半導体記憶装置は、コン１〜〇−ルゲ
ートを構成する拡散層領域に溝を形成し、この溝表面に
も拡散層を形成し、かつ！８縁膜を介してフローティン
グゲートを延びるように形成したものである。

〔作用コ 溝を設け、この溝内部にまでフローティングゲートが延
びるように形成しているので、コントロールゲート−フ
ローティングゲートの対向面積が増大し、メモリセルの
占有面積を増大させることなくコントロールゲート−フ
ローティングゲート間容量を増大させることが可能とな
る。

［発明の実旙例］ 以下、この発明の一実論倒を図について説明する。

第１図はこの発明の一実施例である半導体記憶装置のメ
モリセルの平面図であり、第２図、第３図は第１図に示
されるメモリセルの断面構造を模式的に示す図である、 第１図において、第４図に示される従来の半導体記憶装
置のメモリセルと異なり、コントロールゲート１には溝
１２が形成されており、この溝１２内にまでフローティ
ングゲート２が延びるように形成されている。これによ
りフローテイングゲートーコントロールゲ−１−の対向
面積が増大しこの間の容ｌを増大させている。他の構造
においては従来と同様である。

メモリセルの構成は以下のようにされている。

まず半導体基板上で１つの活性領域が形成され、この活
性領域と平行にコントロールゲート１となる拡散層が形
成される。この拡散１１１の予め定められた領域には溝
１２が設けられている。次にこの活性領域上にワードラ
イン３およびフローティングゲート２を設けることによ
り、２つのトランジスタ（メモリトランジスタ、選択ト
ランジスタ）が直列に形成される。

第２図は、第１図の半導体記憶ｖｔ＠のコントロールゲ
ート１およびドレイン７を含む断面構造を模式的に示す
図である。第２図から見られるように、コントロールゲ
ート１は、この発明の特徴である′ａ１２の表面にも形
成されており、フローティングゲート２は薄い絶縁ＩＩ
を介してこの溝１２内にも形成されている。

第３図は、第１図に示される半導体記憶装置のメモリセ
ルのソース、ドレインおよびビットラインを含む断面構
造を模式的に示す図である。第３図から見られるように
、この方向の断面構造においては従来と同様に形成され
ている。

第１図ないし第３図から見られるように、コントロール
ゲート１とフローティングゲート２とが満１２内におい
ても絶縁膜を介して対向しているため、コントロールゲ
ート１−フロートロンググー８２間容盟はこの対向面積
を利用することにより従来より大きくすることができる
。

また、メモリセルを高集積化して、メモリセルの占有面
積を小さくした場合においても、この溝１２の側面積は
ほとんど影響を受けることがないので、十分な大きさの
コントロールゲート−フローティングゲート間容量を得
ることができる。これにより式（１）、（２＞より見ら
れるようにメモリトランジスタのしきい値変化量を十分
にとることができ、読出マージンおよびデータ保持時間
を増大させることが可能となる。

なお、書込時および消去動作時の各電極の電位について
は、従来例と同様であればよいが、トンネル領域４に印
加される電界が従来より大きくなるので、しきいｌｉ１
？！圧の変化量を従来と同程度にするならば、印加高電
圧’Ｖ’ＦＰの埴を減少することができる。このことは
半導体記憶装置を高集積化する場合において利点となる
。

［発明の効果］ 以上のように、この発明によれば、コントロールゲート
を構成する拡散層に溝を設け、この鷹の内部にまで絶縁
膜を介してフローティングゲーＩ・を形成したので、コ
ンｉ・ロールゲートとフローディングゲートとの対向面
積を増大させることができ、メモリトランジスタのしき
い値電圧の変化量を、従来と同程度にするならば、メモ
リセルの占有面積を小さくすることができ、かつ印加高
電圧ＶＦＦの値を減少させることができるので、高集積
化した半導体記憶装置を得ることが可能となる。

【図面の簡単な説明】

第１図はこの発明の一実施例である半導体記憶装置の平
面因である。第２図は第１図の半導体記憶装置のコント
ロールゲートとドレインとを含む領域の断面構造を模式
的に示す図である。第３図は第１図の半導体記憶装置の
活性鎖酸（ソース。 ドレインおよびビットライン）を含む断面構造を模式的
に示す図である。 第４図は従来の半導体記憶装置の平面配置を示す図であ
る。第５図は従来の半導体記憶装置のコントロールゲー
トおよびフローティングゲートを含む断面構造を模式的
に示す図である。第６図は従来の半導体記ＩＩ！ｉｆｆ
の活性ａｍ（ソース、ドレインおよびビットライン）を
含む断面構造を模式的に示す図である。第７図はメモリ
トランジスタに形成される寄生容量からなる容量回路を
等測的に示す図である。 図において、１はコントロールゲート、２はフローティ
ングゲート、１２は溝である。 なお、図中、同一符号は同一または相当部分を示す。 代理人　　　　大　　岩　　増　　雄 第１図 １２：　５糞 夷４図 第７ （ａ） １込野呼 （ｂ） 浦夫呼

Claims (1)

1. 【特許請求の範囲】 半導体基板の活性領域に形成されたＭＯＳ型トランジス
   タを少なくとも１個含む半導体記憶装置であって、前記
   ＭＯＳ型トランジスタは、前記半導体基板上に絶縁膜を
   介して形成されて電荷を蓄積する第１のゲートと、前記
   半導体基板の活性領域と異なる箇所に不純物拡散層によ
   り形成されて前記第１ゲートの電荷の蓄積を制御する第
   ２ゲートとを有しており、 前記第２ゲートとなる拡散領域に形成された溝を備え、 前記第１ゲートが前記溝の内部にまで延びて形成されて
   、これにより前記第１ゲートと前記第２ゲートとの対向
   面積を増大させるようにした、半導体記憶装置。