JPS6212986A - 磁気バブルメモリデバイスのパツケ−ジ - Google Patents
磁気バブルメモリデバイスのパツケ−ジInfo
- Publication number
- JPS6212986A JPS6212986A JP60150272A JP15027285A JPS6212986A JP S6212986 A JPS6212986 A JP S6212986A JP 60150272 A JP60150272 A JP 60150272A JP 15027285 A JP15027285 A JP 15027285A JP S6212986 A JPS6212986 A JP S6212986A
- Authority
- JP
- Japan
- Prior art keywords
- bubble memory
- circuit board
- printed circuit
- pattern
- ceramic plate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の利用分野）
本発明は磁気バブルメモリデバイスのパッケージとくに
デバイスに実装される基板の薄形化およびデバイス自体
の小形化に好適で、回転磁界の垂直成分をシールド可能
な磁気バブルメモリチップスのパッケージに関するもの
である。
デバイスに実装される基板の薄形化およびデバイス自体
の小形化に好適で、回転磁界の垂直成分をシールド可能
な磁気バブルメモリチップスのパッケージに関するもの
である。
（発明の背景）
従来の磁気バブルメモリデバイスのシングルチップ用デ
バイスにおいては、たとえばオーム社発行の「磁気バブ
ル」第１３４頁に紹介されている如く、チップをプラス
チックまたはセラミックで形成されたプリント配線基板
にダイボンデインクしたままで、回転磁界の垂直成分を
シールドする効果についての配慮がなされていないもの
である。そのため、導体に交流磁界などの時間的に変化
する磁束が鎖交したとき、うず電流が流れてうず電流積
が発生する。とくに強磁性体の場合には、磁束が大きい
ので、うず電流損失の他にうず電流による磁界によって
磁化の変化がさまたげられる表皮効果が発生し、この表
皮効果により、今μを導体の導磁率、ωを角振動数、σ
を導体の導電率、ｆを周波数とすると、磁化の変化が導
体の表面の１／、になる厚で減衰する。そのため、通常
の強磁性体の銅パターンを用いて、一方のパターンをア
ースして上下をはさみこんでも銅パターンのままではア
ースとして利用できても回転磁界発生用駆動コイルによ
って発生する鎖交磁束によってうず電流損失が犬きく、
表皮効果によって磁化の変化が減衰し回転磁界がさまた
げられチップの動作マージン等に影響を与えることにな
ってしまう欠点がある。またチップの容量が犬きくなり
配線パターン数が多くなると基板の片面しか使えない場
合、基板全体が犬きくなり、磁気バブルデバイスが大形
化する欠点を有する。
バイスにおいては、たとえばオーム社発行の「磁気バブ
ル」第１３４頁に紹介されている如く、チップをプラス
チックまたはセラミックで形成されたプリント配線基板
にダイボンデインクしたままで、回転磁界の垂直成分を
シールドする効果についての配慮がなされていないもの
である。そのため、導体に交流磁界などの時間的に変化
する磁束が鎖交したとき、うず電流が流れてうず電流積
が発生する。とくに強磁性体の場合には、磁束が大きい
ので、うず電流損失の他にうず電流による磁界によって
磁化の変化がさまたげられる表皮効果が発生し、この表
皮効果により、今μを導体の導磁率、ωを角振動数、σ
を導体の導電率、ｆを周波数とすると、磁化の変化が導
体の表面の１／、になる厚で減衰する。そのため、通常
の強磁性体の銅パターンを用いて、一方のパターンをア
ースして上下をはさみこんでも銅パターンのままではア
ースとして利用できても回転磁界発生用駆動コイルによ
って発生する鎖交磁束によってうず電流損失が犬きく、
表皮効果によって磁化の変化が減衰し回転磁界がさまた
げられチップの動作マージン等に影響を与えることにな
ってしまう欠点がある。またチップの容量が犬きくなり
配線パターン数が多くなると基板の片面しか使えない場
合、基板全体が犬きくなり、磁気バブルデバイスが大形
化する欠点を有する。
（発明の目的）
本発明は、前記従来の欠点を除去し、バブルメモリチッ
プ面に供給するバイアス磁界を磁石を用いて正確に調整
可能とする磁気バブルメモリデバイスのパッケージを提
供することにある。
プ面に供給するバイアス磁界を磁石を用いて正確に調整
可能とする磁気バブルメモリデバイスのパッケージを提
供することにある。
（発明の概要）
本発明は前記の目的を達成するため、磁気バブルメモリ
チップ実装用としてセラミックで形成されたプリント基
板を介挿する如く複数個のセラミック板を設け、上記プ
リント基板にバブルメモリチップと、このバブルメモリ
チップに接続し、該プリント基板の表裏両面に連らなる
如く接続する配線パターンと、アース用パターンとを設
け、上記複数個のセラミック板およびプリント基板に核
複数個のセラミック板の周面に形成されたシールドパタ
ーンを接続するスルーホールを設け、上記プリント基板
およびその裏面側セラミック板に該裏面側セラミック板
の周面に形成された上記シールドパターンと、上記アー
ス用パターンとを接続するスルーホールを設けたことを
特徴とするものである。
チップ実装用としてセラミックで形成されたプリント基
板を介挿する如く複数個のセラミック板を設け、上記プ
リント基板にバブルメモリチップと、このバブルメモリ
チップに接続し、該プリント基板の表裏両面に連らなる
如く接続する配線パターンと、アース用パターンとを設
け、上記複数個のセラミック板およびプリント基板に核
複数個のセラミック板の周面に形成されたシールドパタ
ーンを接続するスルーホールを設け、上記プリント基板
およびその裏面側セラミック板に該裏面側セラミック板
の周面に形成された上記シールドパターンと、上記アー
ス用パターンとを接続するスルーホールを設けたことを
特徴とするものである。
（発明の実施例）
以下、本発明の実施例を示す第１図および第２図につい
て説明する。第１図は本発明の実施例を示す磁気バブル
メモリデバイスバノケージの斜視図、第２図は第１図の
Ａ−Ａ’矢視方向断面正面図にして、同図（、）は第一
層目のセラミック板を示し、同図（Ａ）は第二層目のセ
ラミック板すなわち基板を示し、同図（ｃ）は第３層目
のセラミック板を示す。同図において、１は第１層目の
セラミック板にして、通常の銅板よりも厚くしてその上
面および周面にシールドパターン２α。
て説明する。第１図は本発明の実施例を示す磁気バブル
メモリデバイスバノケージの斜視図、第２図は第１図の
Ａ−Ａ’矢視方向断面正面図にして、同図（、）は第一
層目のセラミック板を示し、同図（Ａ）は第二層目のセ
ラミック板すなわち基板を示し、同図（ｃ）は第３層目
のセラミック板を示す。同図において、１は第１層目の
セラミック板にして、通常の銅板よりも厚くしてその上
面および周面にシールドパターン２α。
２ｈを形成し、周端部近くに上下方向に貫通するスルー
ホール３αヲ形成し、このスルーホール３αの内周面に
後述のバブルメモリチップ６を封止するためのリング状
のキャップ４を挿入している。５は第二層目のセラミッ
ク板すなわち基板にして、上面にはその中央凹部５α内
にバブルメモリチップ６を固定し、このバブルメモリチ
ップ６の一端部にこれと接続する如く配線パターン７ａ
を形成し、その先端部にアース用パターン８を形成し、
上記配線パターン７αの端部に接続する如く該第二層目
のセラミック板５を上下方向に貫通する穴５ｂ内に封入
された配線パターン７ｈを形成し、下面には一端部を上
記配線パターン７ｂに接続し、他端部な上記バブルメモ
リチップ６の端部下方位置に達する配線パターン７ｃを
形成している。また上記第二層目のセラミック板５はそ
の一端部上記スルーホール３αに接続する位置に上下方
向に貫通するスルーホール３ｂを形成し、その他端部上
記アース用パターン８に接続する位置に上下方向に貫通
するスルーホール９αを形成している。１０は第三層目
のセラミック板にして、上記第一層目のセラミック板１
と略同−厚さで形成され、その下面および周面に夫々シ
ールドパターン１１α、１１ｈを形成し、上記スルーホ
ール３ｈおよび９αに接続する位置に夫夫上下方向に貫
通するスルーホール３ｃおよび９ｈを形成している。な
お、上記第二層目セラミック板５にはその配線パターン
７α、７ｂに接続する如く該第二層目セラミック板５の
周囲を囲むように駆動コイル（図示せず）を設け、かつ
ゲート開閉用導体パターン（図示せず）を設けている。
ホール３αヲ形成し、このスルーホール３αの内周面に
後述のバブルメモリチップ６を封止するためのリング状
のキャップ４を挿入している。５は第二層目のセラミッ
ク板すなわち基板にして、上面にはその中央凹部５α内
にバブルメモリチップ６を固定し、このバブルメモリチ
ップ６の一端部にこれと接続する如く配線パターン７ａ
を形成し、その先端部にアース用パターン８を形成し、
上記配線パターン７αの端部に接続する如く該第二層目
のセラミック板５を上下方向に貫通する穴５ｂ内に封入
された配線パターン７ｈを形成し、下面には一端部を上
記配線パターン７ｂに接続し、他端部な上記バブルメモ
リチップ６の端部下方位置に達する配線パターン７ｃを
形成している。また上記第二層目のセラミック板５はそ
の一端部上記スルーホール３αに接続する位置に上下方
向に貫通するスルーホール３ｂを形成し、その他端部上
記アース用パターン８に接続する位置に上下方向に貫通
するスルーホール９αを形成している。１０は第三層目
のセラミック板にして、上記第一層目のセラミック板１
と略同−厚さで形成され、その下面および周面に夫々シ
ールドパターン１１α、１１ｈを形成し、上記スルーホ
ール３ｈおよび９αに接続する位置に夫夫上下方向に貫
通するスルーホール３ｃおよび９ｈを形成している。な
お、上記第二層目セラミック板５にはその配線パターン
７α、７ｂに接続する如く該第二層目セラミック板５の
周囲を囲むように駆動コイル（図示せず）を設け、かつ
ゲート開閉用導体パターン（図示せず）を設けている。
上記の構成であるから、上記バブルメモリチップ６から
の出力信号を入力したり、バブルメモリチップ６内の磁
気パズル（図示せず）の転送などに必要なゲート開閉用
導体パターンに電圧パルスを供給する作用を行なう配線
パターン７α、７ｂ、７ｃを上記第二層目のセラミック
板５の上下両面に形成しているので、該第二層目のセラ
ミック板５の形状を小形化することができる。
の出力信号を入力したり、バブルメモリチップ６内の磁
気パズル（図示せず）の転送などに必要なゲート開閉用
導体パターンに電圧パルスを供給する作用を行なう配線
パターン７α、７ｂ、７ｃを上記第二層目のセラミック
板５の上下両面に形成しているので、該第二層目のセラ
ミック板５の形状を小形化することができる。
また第一層目のセラミック板１に形成されたシールドパ
ターン２α、２ｉＳと、第三層目のセラミック板１０に
形成されたシールドパターン１１α、１１ｈとをスルー
ホール３α、５ｂ、３ｃで接続し、かつ第三層目のセラ
ミック板に形成されたシールドパターン１１α、１１ｂ
をスルーホール９α、９Ａを介してアース用パターン８
に接続し、これＫよって回転磁界用駆動コイルを発生す
る垂直成分に対する磁気遮蔽を行なう上記シールドパタ
ーン２α、２ｂ。
ターン２α、２ｉＳと、第三層目のセラミック板１０に
形成されたシールドパターン１１α、１１ｈとをスルー
ホール３α、５ｂ、３ｃで接続し、かつ第三層目のセラ
ミック板に形成されたシールドパターン１１α、１１ｂ
をスルーホール９α、９Ａを介してアース用パターン８
に接続し、これＫよって回転磁界用駆動コイルを発生す
る垂直成分に対する磁気遮蔽を行なう上記シールドパタ
ーン２α、２ｂ。
１１α、１１ｈをアース用パターンに兼用させているの
で、パッケージ全体を小形化しかつ磁気シールド効果に
より駆動コイルに発生する垂直磁界を小さくすることが
できる。したがってバブルメモリチップ６０面に供給す
るバイアス磁界を磁石を使用してよ多正確に調整するこ
とができる。
で、パッケージ全体を小形化しかつ磁気シールド効果に
より駆動コイルに発生する垂直磁界を小さくすることが
できる。したがってバブルメモリチップ６０面に供給す
るバイアス磁界を磁石を使用してよ多正確に調整するこ
とができる。
（発明の効果）
本発明は以上述べたる如く、パッケージ全体の形状を小
形化し、かつバブルメモリチップ面に供給するバイアス
磁界を正確に調整することができる。
形化し、かつバブルメモリチップ面に供給するバイアス
磁界を正確に調整することができる。
第１図は本発明の実施例を示す磁気バブルメモリデバイ
スパッケージの斜視図、第２図は第１図のＡ−Ａ’方向
断面正面図である。 １・・・・・・・・・・・・・・・・・・・・・・・・
・・・・・・・・・・・・第一層目のセラミック板２α
、２Ａ、１１α、１１ｈ・・・・・・シールドパターン
５Ｂ、５ｈ、５ｃ、９ａ、９ｂ＝＝＝スルーホール４・
・・・・・・・・・・・・・・・・・・・・・・・・・
・・・・・・・・・・キャップ５・・・・・・・・・・
・・・・・・・・・・・・・・・・・・・・・・・・・
・第二層目のセラミック板６・・・・・・・・・・・・
・・・・・・・・・・・・・・・・・・・・・・・・バ
ブルメモリチップ７α、７ｂ、７ｃ・・・・・・・・・
・・・・・・・・配線パターン８・・・・・・・・・・
・・・・・・・・・・・・・・・・・・・・・・・・・
・アース用パターン１０ 、＝・・・・・・・・・・・
・・・・・・・・・・・・・・・・・・・第三層目のセ
ラミック板束 １図
スパッケージの斜視図、第２図は第１図のＡ−Ａ’方向
断面正面図である。 １・・・・・・・・・・・・・・・・・・・・・・・・
・・・・・・・・・・・・第一層目のセラミック板２α
、２Ａ、１１α、１１ｈ・・・・・・シールドパターン
５Ｂ、５ｈ、５ｃ、９ａ、９ｂ＝＝＝スルーホール４・
・・・・・・・・・・・・・・・・・・・・・・・・・
・・・・・・・・・・キャップ５・・・・・・・・・・
・・・・・・・・・・・・・・・・・・・・・・・・・
・第二層目のセラミック板６・・・・・・・・・・・・
・・・・・・・・・・・・・・・・・・・・・・・・バ
ブルメモリチップ７α、７ｂ、７ｃ・・・・・・・・・
・・・・・・・・配線パターン８・・・・・・・・・・
・・・・・・・・・・・・・・・・・・・・・・・・・
・アース用パターン１０ 、＝・・・・・・・・・・・
・・・・・・・・・・・・・・・・・・・第三層目のセ
ラミック板束 １図
Claims (1)
- 磁気バブルメモリチップを実装するためセラミックで形
成されたプリント基板と、このプリント基板の表、裏側
を介挿する複数個のセラミック板とを設け、上記プリン
ト基板にバブルメモリチップと、このバブルメモリチッ
プに接続して該プリント基板の表裏両面に連らなる如く
形成された配線パターンと、アース用パターンとを設け
、上記複数個のセラミック板およびプリント基板に、該
複数個のセラミック板の周面に形成されたシールドパタ
ーンを接続するスルーホールを設け、上記プリント基板
およびこのプリント基板の一方側のセラミック板に該一
方側のセラミック板の周面に形成された上記シールドパ
ターンと上記アース用パターンと接続するスルーホール
を設けたことを特徴とする磁気バブルメモリデバイスの
パッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60150272A JPS6212986A (ja) | 1985-07-10 | 1985-07-10 | 磁気バブルメモリデバイスのパツケ−ジ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60150272A JPS6212986A (ja) | 1985-07-10 | 1985-07-10 | 磁気バブルメモリデバイスのパツケ−ジ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6212986A true JPS6212986A (ja) | 1987-01-21 |
Family
ID=15493323
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60150272A Pending JPS6212986A (ja) | 1985-07-10 | 1985-07-10 | 磁気バブルメモリデバイスのパツケ−ジ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6212986A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5935522A (en) * | 1990-06-04 | 1999-08-10 | University Of Utah Research Foundation | On-line DNA analysis system with rapid thermal cycling |
| US6232079B1 (en) | 1996-06-04 | 2001-05-15 | University Of Utah Research Foundation | PCR method for nucleic acid quantification utilizing second or third order rate constants |
| US7081226B1 (en) | 1996-06-04 | 2006-07-25 | University Of Utah Research Foundation | System and method for fluorescence monitoring |
| US7273749B1 (en) | 1990-06-04 | 2007-09-25 | University Of Utah Research Foundation | Container for carrying out and monitoring biological processes |
-
1985
- 1985-07-10 JP JP60150272A patent/JPS6212986A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5935522A (en) * | 1990-06-04 | 1999-08-10 | University Of Utah Research Foundation | On-line DNA analysis system with rapid thermal cycling |
| US7273749B1 (en) | 1990-06-04 | 2007-09-25 | University Of Utah Research Foundation | Container for carrying out and monitoring biological processes |
| US7745205B2 (en) | 1990-06-04 | 2010-06-29 | University Of Utah Research Foundation | Container for carrying out and monitoring biological processes |
| US6232079B1 (en) | 1996-06-04 | 2001-05-15 | University Of Utah Research Foundation | PCR method for nucleic acid quantification utilizing second or third order rate constants |
| US6245514B1 (en) | 1996-06-04 | 2001-06-12 | University Of Utah Research Foundation | Fluorescent donor-acceptor pair with low spectral overlap |
| US6569627B2 (en) | 1996-06-04 | 2003-05-27 | University Of Utah Research Foundation | Monitoring hybridization during PCR using SYBR™ Green I |
| US7081226B1 (en) | 1996-06-04 | 2006-07-25 | University Of Utah Research Foundation | System and method for fluorescence monitoring |
| US7670832B2 (en) | 1996-06-04 | 2010-03-02 | University Of Utah Research Foundation | System for fluorescence monitoring |
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