JPS62137635A - ビツトパタ−ン検出装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野の説明 本発明は外部力）らのビットデータの中から所定のビッ
トバタ〜ンを検出する装置に１関し、爵にビットパター
ン検出信号の内容を任意に設定できる：ｆｃ置に関する
。

従来技術の説明 従来外部から連続して人力される。ＣＰＵｗらの制−デ
ータあるいはアドレスデータ等の、ビットデータの牛刀
１ら任意のビットパターン？検出する装置として第２図
に示すような装置が知られている。

すなわち、検出すべきビットパターンがレジスタ１（又
はスイッチ等）によりコンパレータ２の一方の人力に設
定される。また、外部データがゲ−ト回路３およびマス
クパターンを記憶するレジスタ５によりマスクされ（外
部データの特定の桁をマスクパターンにより「Ｏ」又は
「１」に固定し）コンパレータ２の他方の入力端子に入
力される。入力さｎた外部データがレジスタ１内のビッ
トパターンに一致した時にコンパレータ２からビットパ
ターン検出信号が出力される。また、レジスタ１には一
つのビットパターンしか設定できないため、複数のビッ
トパターンを検出するためには同様に構成した回路が並
列接続される。

このため、従来装置は部品点数が増加し、製造効率が悪
く、シρ）も高価となる欠点を有する。また、ビットパ
ターン検出信号の内容も一種類（例えば、ＯＮ又は０Ｆ
Ｆ）Ｌか得ることができず複数のビットパターンを検出
する場合には、各ビットパターンとそのビットパターン
噴出信号の内容とを関連付けることができない等の欠点
を有する。

本発明の目的 本発明はこの点を改良するもので１部品点数を少なくす
ることができ、基板面積を縮小することができ、シカも
ビットパターン検出信号の内容を該噴出信号毎に多４ｇ
に設定することができるビットパターン検出装置を提供
することを目的とする。

本発明の概略 本発明は、書込読出ｏＪ能な記１意回路と、制唾回路と
を備え、前記側副回路が、初期化モードでは検出すべき
ビットパターンに対応する前記記憶回路ノアトレスを指
示しこのアドレスに所望のビットパターン検出データを
１込み、他のアドレスには無効データ（例えばｒｏｏＪ
）ｅ書込み、動作モードでは外部ビットデータで前記記
憶回路のアドレスをアクセスさせ外部ビットデータが噴
出すヘキビノトパターンであるときには前記ビットパタ
ーン検出データを読出すように制御することをｌ特徴と
する。

実施例による説明 本発明の一実施例を図面に基づいて説明する。

＠１図は本発明一実施例の要部ブロック構成図を示す。

′＃１１図で２１０はユーザが検出すべきビットパター
ンを入力するためのパターン入力部を示す。このパター
ン入力部１０をインターフェース部１１を介して制御部
１２に接続する。

この制御部１２に制御プログラム、マスクプログラム等
を記憶した記憶回路１６を接続する。また、この制御部
１２にインタフェース部１５を介してセレクタ１６およ
び１７．記憶回路１８を接続する。

このように構成した本発明一実施例の特徴ある動作を説
明すると、ユーザは制御部１２を初期化モードにし、検
出したいビットパターン（以下。

単に「被ビットパターン」と言う。）および所望の内容
のビットパターン検出信号データ（例えばｒｏｌＪ）を
入力部１０より入力する。このとき被ヒツトパターンを
マスクして入力することができ１例えば被ビットパター
ンをｒｌｏｌＸＪ　　ト人力すれば最下位ピントがマス
クされたことになる。

制御部１２はこの入力された被ビットパターンｒ１０１
Ｘｊ　　から該当する全てのパターン「１０１１Ｊ　、
ｌ’−１０１０Ｊ　　を求める。初期化モードではセレ
クタ１６および１７はそれぞれＡ１　　およびＡ２　　
’ＡＱに選択されてかり、制御部１２はＡ、側よシ被ビ
ットパターンｒ１ｔｌＩＸｊ（すなわち。

１０１１および１０１０）を記憶回路１８のアドレスバ
ス１９に出力し、Ａ２　　測よシ記滝回路１８のデータ
バス２０に上記ビットパターン検出信号データ「０１」
を出力する。これにより、被ビットパターンにより指定
された記憶回路１８のアドレスにビットパターン検出信
号データがそれぞれ書込まれる。また、このとき記憶回
路１８の池のアドレスには無効データ、例えばｒＵ　Ｏ
Ｊ　、が書込まれる。

この状態で、ユーザが制御部１２をパターン入力部１０
により動作モードにすると、セレクタ１６および１７は
Ｂ、卦よびＢ２　　側に選択され外部データＤが記憶回
路１８のアドレスバス１９に入力する。記憶回路１８は
この外部データＤでアクセスされ該外部データＤが前記
彼ビットパターンに一致したとき前記ビットパターン検
出信号データ「０１」がビットパターン検出信号ｄとし
て出力端子２１に出力される。このパターン検出信号ｄ
の内容を予め所望の内容に設定できることは本発明の特
徴である。本発明のこの特徴は複数の被ビットパターン
を設定したときに最も有効に利用される。

すなわち、ユーザが複数の被ビットパターン、ｒｌ　１
０ＸＪ　、　ｒｌ　０１ＸＪ　、　ｒｌ　ＩＸＩＪおよ
びこれにそれぞれ対応する所望のビットパターン検出信
号データｒ０１ｊ　、　ｒ１ｔｊ４　、　「１１」をパ
ターン人υ部１０から入力する。制御部１２は上述と同
様な動作で記憶回路１８のアドレス「１１０１Ｊ。

１−１１００Ｊにはデータ「０１」　　を書込み、アド
レス［１０１月、「１０１０Ｊにはデータ「１０」を書
込み、アドレス「１１１１Ｊ　、ｌ−１１０１Ｊにはデ
ータ「１１」を書込み、他のアドレスには無効データ「
００」を書込む。

この状態で、制御部１２が動作モードにされると上述と
同様な動作で外部データがｒｌ　１０ＸＪのときはパタ
ーン検出信号ｄは「０１」が出力され、１’−１０１Ｘ
Ｊのときはパターン検出信号ｄは「１０」が出力され、
ｒｌＩＸＩＪのときはパターン検出信号ｄは「１１」が
出力される。このため、複数の被ビットパターンを設定
した場合には被ビットパターンとパターン検出信号とを
それぞれ関連付けることができ、パターン検出信号の内
容によりどの被ビットパターンが噴出されたか直ちに認
識することができる。これは本発明の特徴である。

また、上記実施例は４ビツトの例を示したがこれに限定
されるものではない。また、無効データｅｒｏＯｊとし
て説明したがこれに限定されるものではない。

効果の説明 以上説明したように本発明によれば、記憶回路のアドレ
スを検出したいビットパターンデータで指定しこのアド
レスに所望の内容のビットパターン検出信号データを予
め書込み、外部データで前記記憶回路をアクセスし該ビ
ットパターンと外部データとが一致したとき前記ビット
パターン検出信号データをビットパターン検出信号とし
て出力するように構成した。したがって、従来装置に比
較し部品点数を著しく減少させる仁とができ、基板面積
も著しく縮小させることができ、しかも複数の検出すべ
きビットパターンを設定した場合には各ビットパターン
とこれに対応するビットパターン検出信号とを関連付け
ることができ、このビットパターン検出に基づいて行わ
れる次階装置での動作処理を容易にすることができる等
の浸れた効果を有する。

【図面の簡単な説明】

第１図は本発明一実施例の要部ブロック構成図。 第２図は従来装置の説明図。 １２・・・セ１ｊ唾部 １６．１７・・・セレクタ １８・・・記憶回路。 特許出願人　システム・ワン株式会社 （外５名）

Claims (2)

【特許請求の範囲】
1. （１）外部から入力するビットデータの中から所定のビ
   ットパターンを検出するビットパターン検出装置におい
   て、 記憶回路と、 検出すべきビットパターンに対応する前記記憶回路のア
   ドレスに所望の内容のビットパターン検出信号データを
   書込む第一の制御回路と、 前記外部から入力するビットデータで前記記憶回路をア
   クセスさせ前記検出すべきビットパターンと前記外部か
   ら入力するビットデータとが一致したとき前記ビットパ
   ターン検出信号データをビットパターン検出信号として
   出力する第二の制御回路と を備えたことを特徴とするビットパターン検出装置。
2. （２）前記検出すべきビットパターンが少なくとも二種
   類以上であり、前記ビットパターン検出信号データがこ
   の検出すべきビットパターンにそれぞれ対応しかつその
   内容が異なるデータであることを特徴とする特許請求の
   範囲第（１）項に記載のビットパターン検出装置。