JPS62150760A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS62150760A JPS62150760A JP60291308A JP29130885A JPS62150760A JP S62150760 A JPS62150760 A JP S62150760A JP 60291308 A JP60291308 A JP 60291308A JP 29130885 A JP29130885 A JP 29130885A JP S62150760 A JPS62150760 A JP S62150760A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- layer
- bipolar
- emitter
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/40—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00 with at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of IGFETs with BJTs
- H10D84/401—Combinations of FETs or IGBTs with BJTs
- H10D84/403—Combinations of FETs or IGBTs with BJTs and with one or more of diodes, resistors or capacitors
- H10D84/406—Combinations of FETs or IGBTs with vertical BJTs and with one or more of diodes, resistors or capacitors
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はＣＭＯＳ （相補型ＭＯ８）とバイポーラ素子
を有した半導体集積回路に関する。
を有した半導体集積回路に関する。
〔発明の技術的背景とその問題点３
０ＭＯ８素子はバイポーラ素子に比べ、集積密度は高い
が、電流駆動能力が低く低速であり、−方のバイポーラ
素子はその逆の特性を有する。
が、電流駆動能力が低く低速であり、−方のバイポーラ
素子はその逆の特性を有する。
こうした０ＭＯ８とバイポーラを組み合わせて、より高
密度で高速な集積回路を実現するために、バイポーラ−
０ＭＯ８（Ｂｉ−０ＭＯ８）技術が提案されてきた。し
かしながら、これまでに知られているバイポーラ−０Ｍ
Ｏ８技術では、同一半導体基板上にバイポーラと０ＭＯ
８を横に並べて形成するだけでめった。このため集積密
度は必ずしも向上せず、バイポーラ素子の使用は部分的
にすることによシ、集積密度が０ＭＯ８よシ余り悪化し
ないようにという設計手法がとられていた。このためバ
イポーラの使用が制限されていた。
密度で高速な集積回路を実現するために、バイポーラ−
０ＭＯ８（Ｂｉ−０ＭＯ８）技術が提案されてきた。し
かしながら、これまでに知られているバイポーラ−０Ｍ
Ｏ８技術では、同一半導体基板上にバイポーラと０ＭＯ
８を横に並べて形成するだけでめった。このため集積密
度は必ずしも向上せず、バイポーラ素子の使用は部分的
にすることによシ、集積密度が０ＭＯ８よシ余り悪化し
ないようにという設計手法がとられていた。このためバ
イポーラの使用が制限されていた。
本発明は上記実情に鑑みてな嘔れたもので、（３）Ｓと
バイポーラ素子を一体に形成し、バイポーラ素子を上下
逆モードで動作させることによシ、高集積密度化と高速
化が実現できる半導体集積回路を提供しようとするもの
である。
バイポーラ素子を一体に形成し、バイポーラ素子を上下
逆モードで動作させることによシ、高集積密度化と高速
化が実現できる半導体集積回路を提供しようとするもの
である。
本発明は、バイポーラ素子のベース領域中に、エミッタ
領域と同−導％Ｍのソース、ドレインｔ４つＭＯＳ ト
ランジスタを、またコレクタ饋域中に、ベース領域と同
−導電域のンース、ドレインをもつＭＯＳ トランジス
タを形成することによｐ 、 ０ＭＯ８とバイポーラ素
子を一体に形成することを可能にするものである。しか
もバイポーラ素子を上下方同道に動作させることによシ
、素子数を減らし高集積密度化を実現するものである。
領域と同−導％Ｍのソース、ドレインｔ４つＭＯＳ ト
ランジスタを、またコレクタ饋域中に、ベース領域と同
−導電域のンース、ドレインをもつＭＯＳ トランジス
タを形成することによｐ 、 ０ＭＯ８とバイポーラ素
子を一体に形成することを可能にするものである。しか
もバイポーラ素子を上下方同道に動作させることによシ
、素子数を減らし高集積密度化を実現するものである。
゛〔発明の実施例〕
以下図面を参照して本発明の一実施例を説明する。第１
図は同夾施例によるインバータの例である。図中Ｑ１＊
Ｑ１’はＰチャネルＷＭＯＳトランジスタ、Ｑ２ｔＱ２
’はＮチャネル屋ＭＯＳトランジスタ、Ｑｄ、ＱｕはＮ
ＰＮ型バイポーラトランジスタで、トランジスタＱ１
ｅ Ｑ２ ＊ Ｑｄからなる部分の端子を上下反転した
のが、トランジスタＱ１′・Ｑ２’ ｔ Ｑｕの部分で
るる。
図は同夾施例によるインバータの例である。図中Ｑ１＊
Ｑ１’はＰチャネルＷＭＯＳトランジスタ、Ｑ２ｔＱ２
’はＮチャネル屋ＭＯＳトランジスタ、Ｑｄ、ＱｕはＮ
ＰＮ型バイポーラトランジスタで、トランジスタＱ１
ｅ Ｑ２ ＊ Ｑｄからなる部分の端子を上下反転した
のが、トランジスタＱ１′・Ｑ２’ ｔ Ｑｕの部分で
るる。
第１図の回路は、入力信号ＭＩＮが″Ｈ″（高）レベル
の時、トランジスタＱ１＃ Ｑ１’がオフ、トランジス
タＱ２ ＊ Ｑ２’がオンとなシ、トランジスタＱｄの
ベース、エミッタ間のバイアスが下がす、トランジスタ
Ｑｄはオフとなる。一方、トランジスタＱｕのコレクタ
からトランジスタＱ２′を介してトランジスタＱｕのベ
ース電流が流れ、トランジスタＱｕはオンとなシ、出力
Ｖ。ｕｔが“５戸（低）レベルとなる。次に入力ｖＩＮ
が′Ｌ”レベルになると、トランジスタＱ１ｊＱ１′が
オンになシ、トランジスタＱｄには電源ＶＣＣからベー
ス電流が供給され、トランジスタＱｄはオン状態に、ま
たトランジスタ喝はベース電位がトランジスタＱ１′に
よりおさえられてオフ状態となシ、出力Ｖ。ｕｔは′Ｈ
”レベルになる。このように本発明では、６素子のみで
Ｂｉ−０ＭＯ８のインバータが実現できるものである。
の時、トランジスタＱ１＃ Ｑ１’がオフ、トランジス
タＱ２ ＊ Ｑ２’がオンとなシ、トランジスタＱｄの
ベース、エミッタ間のバイアスが下がす、トランジスタ
Ｑｄはオフとなる。一方、トランジスタＱｕのコレクタ
からトランジスタＱ２′を介してトランジスタＱｕのベ
ース電流が流れ、トランジスタＱｕはオンとなシ、出力
Ｖ。ｕｔが“５戸（低）レベルとなる。次に入力ｖＩＮ
が′Ｌ”レベルになると、トランジスタＱ１ｊＱ１′が
オンになシ、トランジスタＱｄには電源ＶＣＣからベー
ス電流が供給され、トランジスタＱｄはオン状態に、ま
たトランジスタ喝はベース電位がトランジスタＱ１′に
よりおさえられてオフ状態となシ、出力Ｖ。ｕｔは′Ｈ
”レベルになる。このように本発明では、６素子のみで
Ｂｉ−０ＭＯ８のインバータが実現できるものである。
なお上記トランジスタＱ２＋Ｑ１’は単なる抵抗素子で
もよい。
もよい。
第２図は本発明の他の実施例で、ナンド回路を実現した
例である。図中Ｑ１１ ＃ Ｑｌ２ ＃ Ｑｌ６ Ｐチ
ャネル型トランジスタ、Ｑ１３１Ｑ１４１Ｑ１５はＮチ
ャネル型トランジスタ、ＱｄｍＱｕはＮＰＮ型トランジ
スタである。ここでＱ１１’ｈ６は単なる抵抗素子でも
よく、ノーマリオンのトランジスタである。
例である。図中Ｑ１１ ＃ Ｑｌ２ ＃ Ｑｌ６ Ｐチ
ャネル型トランジスタ、Ｑ１３１Ｑ１４１Ｑ１５はＮチ
ャネル型トランジスタ、ＱｄｍＱｕはＮＰＮ型トランジ
スタである。ここでＱ１１’ｈ６は単なる抵抗素子でも
よく、ノーマリオンのトランジスタである。
第２図の回路は、入力Ａ、Ｂが共に”Ｈ”レベルの時、
トランジスタＱ１４ ｊ Ｑｌ５がオンのためトランジ
スタＱｕがオン、トランジスタＱ１１ ＃ Ｑｌ２がオ
フのためトランジスタＱｄがオフだから、出力ｖｏｕｔ
は′Ｌ”レベルである。−万、入力Ａ、Ｈのいずれかが
“Ｌ”レベルでめると、トランジスタＱ１４．Ｑ１５の
いずれかがオフとなり、トランジスタＱｕはオフである
。そしてトランジスタＱ１１゜Ｑｌ２のいずれかがオン
になシ、従りてトランジスタＱｄがオンとなシ、出力Ｖ
。ｕｔは″′Ｈ＃レベルになるものである。
トランジスタＱ１４ ｊ Ｑｌ５がオンのためトランジ
スタＱｕがオン、トランジスタＱ１１ ＃ Ｑｌ２がオ
フのためトランジスタＱｄがオフだから、出力ｖｏｕｔ
は′Ｌ”レベルである。−万、入力Ａ、Ｈのいずれかが
“Ｌ”レベルでめると、トランジスタＱ１４．Ｑ１５の
いずれかがオフとなり、トランジスタＱｕはオフである
。そしてトランジスタＱ１１゜Ｑｌ２のいずれかがオン
になシ、従りてトランジスタＱｄがオンとなシ、出力Ｖ
。ｕｔは″′Ｈ＃レベルになるものである。
第３図、第４図は第２図を集積回路化した構造図で、ト
ランジスタＱｄ ＊ Ｑｌ １ ｔ Ｑｌ２ ｊＱ１３
からなる部分と、トランジスタＱ１１ ＋ Ｑｌ４ ｐ
Ｑｌ５ ＊ Ｑｌ６からなる部分に対応する断面図で
るる。
ランジスタＱｄ ＊ Ｑｌ １ ｔ Ｑｌ２ ｊＱ１３
からなる部分と、トランジスタＱ１１ ＋ Ｑｌ４ ｐ
Ｑｌ５ ＊ Ｑｌ６からなる部分に対応する断面図で
るる。
図中ｚｚＵｐＷＭ板、２２１ ＃ ２２２ ｔｒｉ Ｎ
＋埋メ込ミ＋ 層、２３．２４はＮノー、２５〜３０はＰ＋ム３１〜３
６＋ は８層、３７．３８はＮウェル層、３９はボリシリコン
（ダート）層である。ここでバイポーラトランジスタＱ
ｄは、基板表面の？Ｂ ｓ ｚがエミッタとして、下側
の８層２２．がコレクタとして働く。これに対しバイポ
ーラトランジスタＱｕ＋ は、基板表面の８層３４がコレクタとして、基板に埋め
込まれたＮ＋Ｎ２２２がエミッタとして働き、 Ｑｄと
は上下反転てれている。第４図において虻層３４の他に
、ＮＮｌ３５，３６もコレクタとして動作するが、電流
成分の無駄を除けば動作に支障はない。電流の効率もＮ
”Ｊ＠ ３４に対する面積全滅らすなどで改善できる。
＋埋メ込ミ＋ 層、２３．２４はＮノー、２５〜３０はＰ＋ム３１〜３
６＋ は８層、３７．３８はＮウェル層、３９はボリシリコン
（ダート）層である。ここでバイポーラトランジスタＱ
ｄは、基板表面の？Ｂ ｓ ｚがエミッタとして、下側
の８層２２．がコレクタとして働く。これに対しバイポ
ーラトランジスタＱｕ＋ は、基板表面の８層３４がコレクタとして、基板に埋め
込まれたＮ＋Ｎ２２２がエミッタとして働き、 Ｑｄと
は上下反転てれている。第４図において虻層３４の他に
、ＮＮｌ３５，３６もコレクタとして動作するが、電流
成分の無駄を除けば動作に支障はない。電流の効率もＮ
”Ｊ＠ ３４に対する面積全滅らすなどで改善できる。
またトランジスタＱ１３はトランジスタＱｄのベース領
域に形成され、トランジスタＱｉ１＃Ｑ１２はトランジ
スタＱｄのコレクタ領域に形成され、トランジスタＱ１
４１ Ｑｌ ５はトランジスタＱｕのベース領域に形成
され、トランジスタＱ１６はトランジスタＱｕのエミッ
°り領域に形成されている。
域に形成され、トランジスタＱｉ１＃Ｑ１２はトランジ
スタＱｄのコレクタ領域に形成され、トランジスタＱ１
４１ Ｑｌ ５はトランジスタＱｕのベース領域に形成
され、トランジスタＱ１６はトランジスタＱｕのエミッ
°り領域に形成されている。
第５図、第６図の実施例は、前実施例のトランジスタＱ
１５．Ｑ１６に、ポリシリコン層による抵抗素子Ｒ，，
Ｒ６に置き換えたものである。
１５．Ｑ１６に、ポリシリコン層による抵抗素子Ｒ，，
Ｒ６に置き換えたものである。
以上説明した如く本発明によれば、少数の素子数によっ
て、しかも０ＭＯ８とバイポーラ素子とが上下に重なっ
た状態で集積できるため、大幅な高集積密度化が達成で
きるなどの利点を有した半導体業績回路が提供できるも
のである。
て、しかも０ＭＯ８とバイポーラ素子とが上下に重なっ
た状態で集積できるため、大幅な高集積密度化が達成で
きるなどの利点を有した半導体業績回路が提供できるも
のである。
第１図は本発明の一実施例の回路図、第２図は本発明の
他の実施例の回路図、第３図、第４図は同実施例の集積
回路断面図、第５図、第６図は本発明の異なる実施例を
示す集積回路断面図である。 ＋ ２１・・・Ｐ臘基板、２２１ｍ２２２・・・Ｎ埋め込み
層、＋ ＋ ２３．２４・・・Ｎ層、２５〜３０・・・Ｐ層、３１〜
＋ ３６・・・Ｎ層、Ｑ１ｙＱ１’＋Ｑ１１＋Ｑ１２ｅＱ１
６・・・Ｐチャネルトランジスタ、Ｑ２＊Ｑ２’ｅＱ１
５〜Ｑ１５・・・Ｎチャネルトランジスタ、Ｒ，、Ｒ６
・・・抵抗。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図
他の実施例の回路図、第３図、第４図は同実施例の集積
回路断面図、第５図、第６図は本発明の異なる実施例を
示す集積回路断面図である。 ＋ ２１・・・Ｐ臘基板、２２１ｍ２２２・・・Ｎ埋め込み
層、＋ ＋ ２３．２４・・・Ｎ層、２５〜３０・・・Ｐ層、３１〜
＋ ３６・・・Ｎ層、Ｑ１ｙＱ１’＋Ｑ１１＋Ｑ１２ｅＱ１
６・・・Ｐチャネルトランジスタ、Ｑ２＊Ｑ２’ｅＱ１
５〜Ｑ１５・・・Ｎチャネルトランジスタ、Ｒ，、Ｒ６
・・・抵抗。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図
Claims (3)
- （１）バイポーラ素子とＣＭＯＳ素子とが同一チップに
形成され、半導体基板表面側の層をエミッタとし前記基
板の縦方向に形成された第１のバイポーラトランジスタ
と、前記基板内部側の層をエミッタとし前記基板の縦方
向に形成された第２のバイポーラトランジスタを有し、
前記第１のバイポーラトランジスタのベースと同じ導電
型のソース、ドレイン領域を有する第１チャネル型のＭ
ＯＳトランジスタは前記第１のバイポーラトランジスタ
のコレクタ領域に形成され、前記第２のバイポーラトラ
ンジスタのコレクタと同じ導電型のソース、ドレインを
有する第２チャネル型のＭＯＳトランジスタは第２のバ
イポーラトランジスタのベース領域に形成されたことを
特徴とする半導体集積回路。 - （２）前記第１のバイポーラトランジスタのエミッタと
同じ導電型のソース、ドレイン領域を有する第２チャネ
ル型のＭＯＳトランジスタを前記第１のバイポーラトラ
ンジスタのベース領域に形成し、前記第２のバイポーラ
トランジスタのベースと同じ導電型のソース、ドレイン
領域を有する第１チャネル型のＭＯＳトランジスタを第
２のバイポーラトランジスタのエミッタ領域に形成した
ことを特徴とする特許請求の範囲第１項に記載の半導体
集積回路。 - （３）前記第１及びまたは第２のバイポーラトランジス
タのエミッタ、ベース間を抵抗で接続したことを特徴と
する特許請求の範囲第１項に記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60291308A JPS62150760A (ja) | 1985-12-24 | 1985-12-24 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60291308A JPS62150760A (ja) | 1985-12-24 | 1985-12-24 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62150760A true JPS62150760A (ja) | 1987-07-04 |
Family
ID=17767215
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60291308A Pending JPS62150760A (ja) | 1985-12-24 | 1985-12-24 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62150760A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5247200A (en) * | 1989-02-16 | 1993-09-21 | Kabushiki Kaisha Toshiba | MOSFET input type BiMOS IC device |
| US5583363A (en) * | 1989-01-30 | 1996-12-10 | Kabushiki Kaisha Toshiba | Inverter gate circuit of a bi-CMOS structure having common layers between fets and bipolar transistors |
-
1985
- 1985-12-24 JP JP60291308A patent/JPS62150760A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5583363A (en) * | 1989-01-30 | 1996-12-10 | Kabushiki Kaisha Toshiba | Inverter gate circuit of a bi-CMOS structure having common layers between fets and bipolar transistors |
| US5247200A (en) * | 1989-02-16 | 1993-09-21 | Kabushiki Kaisha Toshiba | MOSFET input type BiMOS IC device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0412649B2 (ja) | ||
| JPS6245706B2 (ja) | ||
| JPH03190426A (ja) | 集積ＢｉＣＭＯＳ回路 | |
| US4256984A (en) | Interlevel interface for series powered IIL or SITL | |
| CA1049629A (en) | Logic gate circuits | |
| JPH0337767B2 (ja) | ||
| JPS5944782B2 (ja) | 半導体集積回路 | |
| JPH03276757A (ja) | 半導体装置 | |
| JPH0493076A (ja) | 半導体集積回路装置 | |
| JPS6085623A (ja) | Ｃｍｏｓ集積回路装置 | |
| JP2844882B2 (ja) | ２入力論理回路 | |
| JPS62169466A (ja) | 半導体集積回路 | |
| KR890005033Y1 (ko) | Cmos집적회로에서의 대전류 출력회로 | |
| JPS6193655A (ja) | 半導体装置 | |
| JPS60223322A (ja) | Ｃｍｏｓ半導体集積回路装置 | |
| JP3068355B2 (ja) | インバータ回路 | |
| JPH05235741A (ja) | ゲート回路及びそれを含む半導体装置 | |
| JPS5848957A (ja) | 半導体出力回路 | |
| JP2926746B2 (ja) | 半導体増幅回路 | |
| JP2671304B2 (ja) | 論理回路 | |
| JP2971666B2 (ja) | 半導体回路 | |
| JPS6237537B2 (ja) | ||
| JPH10146094A (ja) | ドライバ回路 | |
| JPS60225459A (ja) | 半導体集積回路 | |
| JPH0430766B2 (ja) |