JPS6272035A - 単−代入記憶方式 - Google Patents
単−代入記憶方式Info
- Publication number
- JPS6272035A JPS6272035A JP21300185A JP21300185A JPS6272035A JP S6272035 A JPS6272035 A JP S6272035A JP 21300185 A JP21300185 A JP 21300185A JP 21300185 A JP21300185 A JP 21300185A JP S6272035 A JPS6272035 A JP S6272035A
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- Japan
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
本発明は、主記憶中に変数域の値域を保持する情報処理
装＃Ｌにおける記憶装置に、未定義パターン及び書込も
うとする値との比較装置を設け、単一代入性（未定義の
変数に対して１回だけ代入ができる。）を高速に実行で
きる単一代入記憶方式であり、ｍ現在の変数値と異なる
値の書込は禁止されており、そのような書込みは失敗と
して通知される方式である。
装＃Ｌにおける記憶装置に、未定義パターン及び書込も
うとする値との比較装置を設け、単一代入性（未定義の
変数に対して１回だけ代入ができる。）を高速に実行で
きる単一代入記憶方式であり、ｍ現在の変数値と異なる
値の書込は禁止されており、そのような書込みは失敗と
して通知される方式である。
本発明は情報処理分野、特に人工知能同言語である例え
ばＰＲＯＬＯＧ等の単一代入を行なう言語の単一代入記
憶方式に関する。
ばＰＲＯＬＯＧ等の単一代入を行なう言語の単一代入記
憶方式に関する。
人工知能同言語である論理型言語ＰＲＯＬＯＧの変数は
、論理変数と呼ばれ、従来の官給の変数とは異なった様
々な特命を有している。その１つに単一性代入性（ただ
一度だけ代入が可能）がある。
、論理変数と呼ばれ、従来の官給の変数とは異なった様
々な特命を有している。その１つに単一性代入性（ただ
一度だけ代入が可能）がある。
従来の単一代入性実現方式としては、先ず代入したい変
数の値を読み出し、それが未定義であることを調べた俊
、未定義である場合に代入する値の書込をする方式であ
りた。
数の値を読み出し、それが未定義であることを調べた俊
、未定義である場合に代入する値の書込をする方式であ
りた。
核従来方式では、プログラムで該代入した変数の値を読
み出し、調べるために処理速度が遅くなるという欠点が
あった。
み出し、調べるために処理速度が遅くなるという欠点が
あった。
木琴間は咳従来方式の欠点に鑑みてなされたもので、Ｐ
ＲＯＬＯＧ言語等の単一代入を行なう言語を高速に実行
する方式を提供することを目的とするＯ 〔問題点を解決するための手段〕 該目的は、記憶装置１内に変数の値を保持するシステム
において、該記憶装置内の変数の値が未定義でちるかど
うか未定義パターンと比較する比較器Ａ９と、該変数の
値が未定義の場合のみマルチプレクサ５経由でデータレ
ジスタ２内の値がアドレスレジスタ１内のアドレスに書
込まれる単一代入記憶方式によシ達成される。
ＲＯＬＯＧ言語等の単一代入を行なう言語を高速に実行
する方式を提供することを目的とするＯ 〔問題点を解決するための手段〕 該目的は、記憶装置１内に変数の値を保持するシステム
において、該記憶装置内の変数の値が未定義でちるかど
うか未定義パターンと比較する比較器Ａ９と、該変数の
値が未定義の場合のみマルチプレクサ５経由でデータレ
ジスタ２内の値がアドレスレジスタ１内のアドレスに書
込まれる単一代入記憶方式によシ達成される。
本発明は単一代入を保証するためには、変数の値ｔ■未
定義パターン、■書込みデータの２つと比較を行なう機
能だけでよいことに層目し、該機能を記憶装置に設ける
ことにより中央処理装ｆｉｔ（ＣＰＵＪ−と主記憶間の
通信量及びＣＰＵの負荷軽減な目指丁方式でおる。
定義パターン、■書込みデータの２つと比較を行なう機
能だけでよいことに層目し、該機能を記憶装置に設ける
ことにより中央処理装ｆｉｔ（ＣＰＵＪ−と主記憶間の
通信量及びＣＰＵの負荷軽減な目指丁方式でおる。
以下、図面を参照しつつ本発明の詳細な説明する０
第１図は本発明の一実施例を示す処理ブロック図である
。
。
図において、１はアドレスレジスタ、２はデータレジス
タ、３は記憶装置（主記憶）、４は未定義データ、５は
マルチプレクサ（ＭＰＸ）、６は比較器Ｂ、７はＯＲ回
路（失敗信号生成回路）、８は失敗信号、９は比較器Ａ
である。
タ、３は記憶装置（主記憶）、４は未定義データ、５は
マルチプレクサ（ＭＰＸ）、６は比較器Ｂ、７はＯＲ回
路（失敗信号生成回路）、８は失敗信号、９は比較器Ａ
である。
第２図は本発明の一実施例を示す記憶装置の内容を示す
図である◇ 図において、２１はアドレス、２２は内容である０ さて、第１図に示す様に本発明の記憶方式は、単−代入
性を除けば通常の記憶装置として動作する。すなわち、
アドレスレジスタ１にアドレスを設定し、データレジス
タ２に書込む値を設定することによって記憶装置３に書
込が行なわれる。
図である◇ 図において、２１はアドレス、２２は内容である０ さて、第１図に示す様に本発明の記憶方式は、単−代入
性を除けば通常の記憶装置として動作する。すなわち、
アドレスレジスタ１にアドレスを設定し、データレジス
タ２に書込む値を設定することによって記憶装置３に書
込が行なわれる。
例えば、第２図のようなデータが格納されている状態で
の単一代入の様子を示す０アドレス１００番地に１１′
を書込む場合、まずアドレスレジスタ１に１００が格納
され、記憶装置３から内容未定義ｌ（例えば初期値が設
定されている。）の値が読み出される。この値は比較器
Ａ９で°未定義パターン”（例えば初期値）と比較され
、一致が検出される。この結果は、記憶装置３０入口の
マルチプレクサ５及び失敗信号生成回路７に送られる。
の単一代入の様子を示す０アドレス１００番地に１１′
を書込む場合、まずアドレスレジスタ１に１００が格納
され、記憶装置３から内容未定義ｌ（例えば初期値が設
定されている。）の値が読み出される。この値は比較器
Ａ９で°未定義パターン”（例えば初期値）と比較され
、一致が検出される。この結果は、記憶装置３０入口の
マルチプレクサ５及び失敗信号生成回路７に送られる。
マルチプレクサ５ではデータレジスタ２が選択され、所
望の書込データ゛１１が書込まれる。
望の書込データ゛１１が書込まれる。
失敗信号生成回路７は、比較器Ａ９の結果が°一致１な
ので比較器Ｂ６の値にかかわらず１失敗ではない信号例
えば“ＯＯ″１を出力する。
ので比較器Ｂ６の値にかかわらず１失敗ではない信号例
えば“ＯＯ″１を出力する。
次に１０１番地に“１′を書込もうとする場合は、第２
図で示す様に１０１の内容が１１′であるので、比較器
Ａ９は１不一致１となり、マルチプレクサ５は現データ
を選択する（これは、書込もうとしたデータ１１１と同
じである）。
図で示す様に１０１の内容が１１′であるので、比較器
Ａ９は１不一致１となり、マルチプレクサ５は現データ
を選択する（これは、書込もうとしたデータ１１１と同
じである）。
比較器Ｂ６には、記憶装置３０１０１番地の内容（１）
とデータレジスタ２の値１１１が入るので１一致”とな
る。この結果は失敗信号生成回路７に送られ、比較器Ａ
９の結果は°不一致′であるが、′失敗ではない１３号
例えば°ＯＯ″ｌｔ出力する０ 最後に１０２番地に１１′を書込もうとする場合は、ど
ちらの比較器Ａ９もＢ６とも°不一致゛となるので、記
憶装置３の内容は°２２のままであり、失敗信号生成回
路は゛失敗信号例えば１１″。
とデータレジスタ２の値１１１が入るので１一致”とな
る。この結果は失敗信号生成回路７に送られ、比較器Ａ
９の結果は°不一致′であるが、′失敗ではない１３号
例えば°ＯＯ″ｌｔ出力する０ 最後に１０２番地に１１′を書込もうとする場合は、ど
ちらの比較器Ａ９もＢ６とも°不一致゛となるので、記
憶装置３の内容は°２２のままであり、失敗信号生成回
路は゛失敗信号例えば１１″。
を出力する。
以上説明した通り、本発明によれば単一代入を記憶装置
に付加した簡単なノ・−ドウエアにより高速に処理でき
るので、ＰＲＯＬＯＧ等の論理変数を高速処理できる。
に付加した簡単なノ・−ドウエアにより高速に処理でき
るので、ＰＲＯＬＯＧ等の論理変数を高速処理できる。
第１図は本発明の一実施例〉示す原理ブロック図である
。 第２図は本発明の一実施例を示す記憶装置の内容を示す
図である。 記号の説明 １はアドレスレジスタ、２はデータレジスタ、３１１記
憶装置（主記憶）、４は未定義データ、５はマルチプレ
クサ（ＭＰＸＩ、６は比較器Ｂ、 ７はＯＲ回路（失
敗信号生成回路）、８Ｉ工失敗信号、９１工比塚器Ａ０ 子 １ 図 藁 ２ 図
。 第２図は本発明の一実施例を示す記憶装置の内容を示す
図である。 記号の説明 １はアドレスレジスタ、２はデータレジスタ、３１１記
憶装置（主記憶）、４は未定義データ、５はマルチプレ
クサ（ＭＰＸＩ、６は比較器Ｂ、 ７はＯＲ回路（失
敗信号生成回路）、８Ｉ工失敗信号、９１工比塚器Ａ０ 子 １ 図 藁 ２ 図
Claims (1)
- 記憶装置（１）内に変数の値を保持する情報処理システ
ムにおいて、該記憶装置内の変数の値が未定義であるか
どうか未定義パターンと比較する比較手段と、該変数の
値が未定義の場合のみ該変数値の値を新たに書込む手段
を設けたことを特徴とする単一代入記憶方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21300185A JPS6272035A (ja) | 1985-09-26 | 1985-09-26 | 単−代入記憶方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21300185A JPS6272035A (ja) | 1985-09-26 | 1985-09-26 | 単−代入記憶方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6272035A true JPS6272035A (ja) | 1987-04-02 |
Family
ID=16631837
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21300185A Pending JPS6272035A (ja) | 1985-09-26 | 1985-09-26 | 単−代入記憶方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6272035A (ja) |
-
1985
- 1985-09-26 JP JP21300185A patent/JPS6272035A/ja active Pending
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