JPS62159256A - メモリデ−タチエツク方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は高速メモリを使用した、プロセス制御装置のメ
モリデータチェック方式に関する。

〔従来の技術〕

従来の方法は、第２図に示す様に、ＣＰＵ１００から出
されたアドレス１０４に従ってメモリ１０１はデータ１
０５を出力する。パリティチェッカ１０３はそのデータ
をチェックし、結果をノ＜リテイ信号１０６としてＣＰ
Ｕ１００へ送る。この方式では、第３図のタイムチャー
トに示すように。

メモリ出力データ１０５の確立するときよ５ＴＤ分だけ
おくれてパリティ信号１０６が確立するのでこのＴＤだ
けＣＰＵ１００は動作を待つことに＋ｅ、ｂ、高速化の
ネックとなる。

〔発明が解決しようとする問題点〕

上記従来技術では、待時間ＴＤがメモリ単独のおくれ時
間よシ大きくなってしまうこともあシ、高速メモリを使
用してもその効果が出せないことがある。本発明は、高
速メモリの動作時間そのものでＣＰＵが動作できる様に
し、しかもメモリ出力データのチェックは従来と同じ様
に行える様にできることを目的としているう 〔問題点を解決するだめの手段〕 上記目的は達成するため、ＣＰＵがメモリデータを使用
している時間に、パリティチェックを行い、その結果を
次のメモリサイクルにＣＰＵへ告するＣとによシ達成さ
れる。

〔作用〕

パリティチェック回路はＣＰＵがメモリ出力データを使
用している時間に、同じデータのチェックを行い、その
結果を次のメモリサイクルでＣＰＵへ報告するので、パ
リティチェック回路の動作時間がＣＰＵを待たせること
もないし、また、メモリデータのチェックも確実に行え
る。

〔実施例〕

第１図は本発明の一実施例である。ＣＬ’　Ｕ　１００
はメモリアドレス１０４を送出しメモリ１０１はそのア
ドレスに対応したメモリデータ１０５を送出し、ＣＰＬ
Ｊｌｏｏはそのデータの確立を待って。

そのデータを使用して処理に入る。同時に、パリティチ
ェッカ１０３はデータ１０５のパリティチェックを行い
、結果をパリティ信号１０６として出力する。ｅＰＵｌ
ｏｏからのラッチパルス２０３によりラッチ回路２００
はパリティ信号１０６をラッチして、ラッチされたパリ
ティ信号２０１として、ＣＰＵ１００へ入力する。ＣＰ
Ｕは次のメモリサイクルでこの信号のチェックを行う、
また。

アドレスレジスタは、パリティ信号１０６．ラッチパル
ス２０３とで、ゲート２０２全通したパルス２１０によ
り、パリティエラーが生じたときのみそのアドレスをラ
ッチし、メモリエラーの生じたアドレス２０６として出
力する。

第４図は上記実施例のタイミングチャートである。＠４
図中のメモリ出力データ１０５の確立時点３０１で（、
’Ｆ’Ｕ１００は動作に入る。チェッカ１０３の動作時
間ＴＤ後、ラッチパルス２０３でラッチされ１次のサイ
クルまでホールドされる。

本実施例の効果として。

１．０ＰＵはメモリの動作速度を生じて高速動作するこ
とかでざる。

２　チェック結果は次のサイクルで確実にＣＰＵへ入力
される。

＆　パリティエラーを生じたアドレスを確実につかむこ
とができる。

〔発明の効果〕

本発明によれば、メモリの速度を効果的にＣＰＵが利用
できると同時に、チェックを確実に行うことができる。

また、エラーの発生したアドレスを確実につかむことが
できるので、高速、高信頼性の制御装置を構成できる効
果がるる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図。 第２図は従来技術を示すブロック図、第３図、第４図は
従来例と本発明の一実施例を示すタイムチャートである
。 １００・・・Ｃ１−’Ｕ、１０１・・・メモリ、１０３
・・・パリティチェッカ、１０４・・・メモリアドレス
、１０５・・・メモリ出力データ。

Claims (1)

1. 【特許請求の範囲】 １、メモリからの出力データのパリティチェックを行う
   場合データを送出すると同時にそのデータにパリティチ
   ェックを行い結果をラッチして次のメモリサイクルで前
   のサイクルのパリティチェック結果を送出することを特
   徴としたメモリデータチェック方式。 ２、特許請求の範囲第１項において、パリティチェック
   エラーを検出したときのみそのときのアドレスデータを
   ラッチすることを特徴としたメモリデータチェック方式
   。