JPS62165976A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPS62165976A JPS62165976A JP825086A JP825086A JPS62165976A JP S62165976 A JPS62165976 A JP S62165976A JP 825086 A JP825086 A JP 825086A JP 825086 A JP825086 A JP 825086A JP S62165976 A JPS62165976 A JP S62165976A
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- Japan
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- conductivity type
- well
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- Granted
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 17
- 239000000758 substrate Substances 0.000 claims abstract description 12
- 238000009792 diffusion process Methods 0.000 claims description 2
- 238000010276 construction Methods 0.000 abstract 1
- 230000003071 parasitic effect Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 241000238557 Decapoda Species 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、接合形電界効果トランジスタ（以下■・ＦＥ
Ｔと称する）を含む半導体集積回路、特に■・ＦＥＴの
ソースを接地しない条件で使用する半導体集積回路（以
下ＩＣと称する）で、実効的な入力容量を低減させる新
規なる結線を有する半導体集積回路に関するものである
。
Ｔと称する）を含む半導体集積回路、特に■・ＦＥＴの
ソースを接地しない条件で使用する半導体集積回路（以
下ＩＣと称する）で、実効的な入力容量を低減させる新
規なる結線を有する半導体集積回路に関するものである
。
従来の技術
第３図は、バイポーラトランジスタを含むＩＣ中に、Ｔ
、ＦＥＴを集積した従来構造の斜視断面図である。以下
、便宜的にＰ形半導体基板上に、Ｎチャンネル■・ＦＥ
Ｔを集積する場合を例として説明する。第３図で、３ｏ
１１ｄＰ形半導体基板、３０２ばその上に成長させたＮ
形エピタキシャル層、３Ｑ３はこのエピタキシャル層の
島を形成するだめのＰ形分Ｉｔ；ＩＣ領域であり、３０
４はエピタキシャル層の高中にＮチャンネル■・ＦＥＴ
を形成するための比較的深いＰ影領域（以下Ｐウェルと
称する）、３０５はＰウェル中に包含される形状を持ち
、■・ＦＥＴのソース・ドレイン・チャンネル部分とな
るＮ影領域（以下Ｎウェルと称する）、３０６はＮウェ
ル中にチャンネル領域を作るだめの浅いＰ影領域（以下
表面ゲート領域と称する）である。表面ゲート領域３０
６の端部は、Ｎウェル領域３０５を超えてＰウェル領域
３０４と抵抗性接触を作っており、Ｎウェル領域３０５
の下部のＰウェル領域３０４と表面ゲート領域３０６と
で、Ｊ−ＦＥＴのゲートを形成している。この構造のＩ
ＣでＪ、ＦＥＴを動作させるためには、第３図に示した
各領域に抵抗性接触を設けて、引出し電極３１１．３１
２，３１３をそれぞれソース、ドレイン、ゲート電極と
して用いる。Ｐ形基板の端子３１４は、通常回路動作上
置も低い電位（ここでは接地電位）に接続されている。
、ＦＥＴを集積した従来構造の斜視断面図である。以下
、便宜的にＰ形半導体基板上に、Ｎチャンネル■・ＦＥ
Ｔを集積する場合を例として説明する。第３図で、３ｏ
１１ｄＰ形半導体基板、３０２ばその上に成長させたＮ
形エピタキシャル層、３Ｑ３はこのエピタキシャル層の
島を形成するだめのＰ形分Ｉｔ；ＩＣ領域であり、３０
４はエピタキシャル層の高中にＮチャンネル■・ＦＥＴ
を形成するための比較的深いＰ影領域（以下Ｐウェルと
称する）、３０５はＰウェル中に包含される形状を持ち
、■・ＦＥＴのソース・ドレイン・チャンネル部分とな
るＮ影領域（以下Ｎウェルと称する）、３０６はＮウェ
ル中にチャンネル領域を作るだめの浅いＰ影領域（以下
表面ゲート領域と称する）である。表面ゲート領域３０
６の端部は、Ｎウェル領域３０５を超えてＰウェル領域
３０４と抵抗性接触を作っており、Ｎウェル領域３０５
の下部のＰウェル領域３０４と表面ゲート領域３０６と
で、Ｊ−ＦＥＴのゲートを形成している。この構造のＩ
ＣでＪ、ＦＥＴを動作させるためには、第３図に示した
各領域に抵抗性接触を設けて、引出し電極３１１．３１
２，３１３をそれぞれソース、ドレイン、ゲート電極と
して用いる。Ｐ形基板の端子３１４は、通常回路動作上
置も低い電位（ここでは接地電位）に接続されている。
Ｐウェル領域３０４の外側にあるＮ形エピタキシャル層
の島３０２は、従来は抵抗性接触を作らず、ゲート領域
３０４及びＰ形基板３０１との間でそれぞれ容量３２１
及び同３２２を通じて、交流的に結合している状態で放
侍していた。
の島３０２は、従来は抵抗性接触を作らず、ゲート領域
３０４及びＰ形基板３０１との間でそれぞれ容量３２１
及び同３２２を通じて、交流的に結合している状態で放
侍していた。
発明が解決しようとする問題点
■・ＦＥＴを能動素子として動作させるためには、第４
図の等価回路図に示すように、ドレイン及びソースに抵
抗ＲＤ及びＲ３を接続し、接地に対して正の電圧ｖｃ０
を印加し、端子３１３を入力端子、端子３１１又は３
１２を出力端子として使用する。
図の等価回路図に示すように、ドレイン及びソースに抵
抗ＲＤ及びＲ３を接続し、接地に対して正の電圧ｖｃ０
を印加し、端子３１３を入力端子、端子３１１又は３
１２を出力端子として使用する。
この場合接地端子３１４とゲートとの間には、容量３２
１と３２２を直列に接続した容量が入る事になり、Ｐウ
ェルとＮ形エピタキシャル層の島の面積が大きい事から
、実際にＪ−ＦＥＴの動作に必要なゲート容量に比べて
、大きな寄生容量となってしまう。
１と３２２を直列に接続した容量が入る事になり、Ｐウ
ェルとＮ形エピタキシャル層の島の面積が大きい事から
、実際にＪ−ＦＥＴの動作に必要なゲート容量に比べて
、大きな寄生容量となってしまう。
本発明は、これら大きな寄生容量を低減することを目的
とする。
とする。
問題点を解決するだめの手段
本発明は、第１導′呪形半導体基板上に、第２導電形半
導体層があり、前記第２導電形半導体層の表面から前記
第１導電形半導体基板にまで貫通する第１導電形の深い
拡散層によって、前記第２導電形領域の島領域を形成し
、同島領域中に完全に含まれる平面および深さ方向の形
状をもつ第１導電形の第２領域を形成し、更にこの第１
導電形の第２領域中に完全に含まれる平面および深さ方
向の形状をもつ第２導電形の第２領域を形成し、前記第
２導電形の第２領域よりは浅く、かつ同第２導電形の第
２領域の平面形状を分割し、その一部は前記第１導電形
の第２領域にまで延在する第１導電形の第３領域な有し
、前記第１導電形の第３領域によって分割される前記第
２導電形の第２領域の両方をそれぞれソース及びドレイ
ンとし、前記第１導電形の第２．第３の各領域をゲート
とし、前記第２導電形の島領域をソースに接続した構成
の半導体集積回路である。
導体層があり、前記第２導電形半導体層の表面から前記
第１導電形半導体基板にまで貫通する第１導電形の深い
拡散層によって、前記第２導電形領域の島領域を形成し
、同島領域中に完全に含まれる平面および深さ方向の形
状をもつ第１導電形の第２領域を形成し、更にこの第１
導電形の第２領域中に完全に含まれる平面および深さ方
向の形状をもつ第２導電形の第２領域を形成し、前記第
２導電形の第２領域よりは浅く、かつ同第２導電形の第
２領域の平面形状を分割し、その一部は前記第１導電形
の第２領域にまで延在する第１導電形の第３領域な有し
、前記第１導電形の第３領域によって分割される前記第
２導電形の第２領域の両方をそれぞれソース及びドレイ
ンとし、前記第１導電形の第２．第３の各領域をゲート
とし、前記第２導電形の島領域をソースに接続した構成
の半導体集積回路である。
作 用
本発明によると、ソースが交流的に接地されていない場
合に、ソース端子をＰウェル外側のＮ形エピタキシャル
層の島に接続することにより寄生容量が低減される。
合に、ソース端子をＰウェル外側のＮ形エピタキシャル
層の島に接続することにより寄生容量が低減される。
実施例
第１図に本発明の一実施例装置の斜視断面図を示す。第
１図の各領域は下２桁が同じものは第３図の領域に対応
している。
１図の各領域は下２桁が同じものは第３図の領域に対応
している。
第１図の接続を行うことにより、第２図に示すような回
路で動作させる場合、■・ＦＥＴの相互コンダクタンス
をｑｍとすると、ソース端子１１１には、ゲート端子に
入力する信号と比較して（ｑｍ・ＲＢ＞争（１＋ｑｒｎ
Ｒｓ） のＷ幅を持ｆ＋ゲート入力端子とほぼ同
位相の信号が発生し、ゲート入力端子１１３から見た容
量１２１の大きさは、実効的に（１＋ｑｍ Ｒ３）’に
低減する事になる。
路で動作させる場合、■・ＦＥＴの相互コンダクタンス
をｑｍとすると、ソース端子１１１には、ゲート端子に
入力する信号と比較して（ｑｍ・ＲＢ＞争（１＋ｑｒｎ
Ｒｓ） のＷ幅を持ｆ＋ゲート入力端子とほぼ同
位相の信号が発生し、ゲート入力端子１１３から見た容
量１２１の大きさは、実効的に（１＋ｑｍ Ｒ３）’に
低減する事になる。
更に容量１２２は、ソースの信号で充放電する事になり
、ゲート人力容量には影響しなくなる。但し、Ｒ８が小
さくて、ソースが交流的にほぼ接地されている場合には
、容λ１２１がそのまま寄生容量になるので、寄生容量
を大きくしてしまう場合もあるので、（ｑｍ−Ｒ８）の
１直によってはこの構成を用いる事の得失は注意を要す
る。
、ゲート人力容量には影響しなくなる。但し、Ｒ８が小
さくて、ソースが交流的にほぼ接地されている場合には
、容λ１２１がそのまま寄生容量になるので、寄生容量
を大きくしてしまう場合もあるので、（ｑｍ−Ｒ８）の
１直によってはこの構成を用いる事の得失は注意を要す
る。
この実施例によると、たとえば、ｇ ｍ ＝ ２３０μ
ｓ。
ｓ。
Ｒｐ＝ｏＱ、Ｒ８中３０にΩの条件で、第３図の構成で
のゲート端子より見た等個入力容量が２．４ＰＦであっ
たものが、第１図の構成を取る事によって０．９ Ｐ
Ｆに低減した。
のゲート端子より見た等個入力容量が２．４ＰＦであっ
たものが、第１図の構成を取る事によって０．９ Ｐ
Ｆに低減した。
ここでは、Ｐ基板上に構成されたＮチャンネルＴ、ＦＥ
Ｔを例として説明しだが、この構成のみに限定されない
事は轟然である。
Ｔを例として説明しだが、この構成のみに限定されない
事は轟然である。
発明の効果
以上述べたように、ＩＣ中の■・ＦＥＴ をソースが交
流的に接地されていない条件で使用する場合、ゲート外
側に存在するＪ、ＦＥＴ動作に直接動いていない領域を
ソースと共通に接続する事により、等価ゲート入力容量
を大幅に低減する事ができる。
流的に接地されていない条件で使用する場合、ゲート外
側に存在するＪ、ＦＥＴ動作に直接動いていない領域を
ソースと共通に接続する事により、等価ゲート入力容量
を大幅に低減する事ができる。
第１図は本発明の実施例を示す斜視断面図、第２図は本
発明の構造を持つｌ−ＦＥＴを能動素子として使用する
場合の等価回路および外部バイアス回路を示す回路図、
第３図は従来の斜視断面図、第４図は従来の使用例での
等価回路および外部バイアス回路を示す回路図である。 １０１．３０１・・・・・・Ｐ形半導体基板、１０２゜
３０２・・・・・・Ｎ形エピタキシャル層、１０３，３
０３・・・・・・Ｐ形分離領域、１０４．３０４・・・
・・・Ｐウェル領域、１０５，３０５・・・・・・Ｎウ
ェル領域、１０６゜３ｏθ・・・・・・表面ゲート領域
、１１１，３１１・・・・・・ソース電極、１１２，３
１２・・・・・・ドレイン電極、１１３．３１３・・・
・・・ゲート電極、１１４，３１４・・・・・・基板電
極、１２１，３２１・・・・・・Ｐウェル・Ｎエピ層間
寄生容量、１２２．３２２・・・・・・Ｎエビ層・基板
間寄生容量。
発明の構造を持つｌ−ＦＥＴを能動素子として使用する
場合の等価回路および外部バイアス回路を示す回路図、
第３図は従来の斜視断面図、第４図は従来の使用例での
等価回路および外部バイアス回路を示す回路図である。 １０１．３０１・・・・・・Ｐ形半導体基板、１０２゜
３０２・・・・・・Ｎ形エピタキシャル層、１０３，３
０３・・・・・・Ｐ形分離領域、１０４．３０４・・・
・・・Ｐウェル領域、１０５，３０５・・・・・・Ｎウ
ェル領域、１０６゜３ｏθ・・・・・・表面ゲート領域
、１１１，３１１・・・・・・ソース電極、１１２，３
１２・・・・・・ドレイン電極、１１３．３１３・・・
・・・ゲート電極、１１４，３１４・・・・・・基板電
極、１２１，３２１・・・・・・Ｐウェル・Ｎエピ層間
寄生容量、１２２．３２２・・・・・・Ｎエビ層・基板
間寄生容量。
Claims (1)
- 第１導電形半導体基板上に、第２導電形半導体層を有し
、前記第２導電形半導体層の表面から、前記第１導電形
半導体基板にまで貫通する第１導電形の深い拡散層によ
って、前記第２導電形領域の島領域を形成し、同島領域
中に完全に含まれる平面および深さ方向の形状を持つ第
１導電形の第２領域を形成し、さらにこの第１導電形の
第２領域中に完全に含まれる平面および深さ方向の形状
を持つ第２導電形の第２領域を形成し前記第２導電形の
第２領域よりは浅く、かつ同第２導電形の第２領域の平
面形状を分割し、その一部は前記第１導電形の第２領域
にまで延在する第１導電形の第３領域を有し、前記第１
導電形の第３領域によって分割される前記第２導電形の
第２領域両方をそれぞれソース及びドレインとし、前記
第１導電形の第２、第３の各領域をゲートとし前記第２
導電形の島領域をソースに接続したことを特徴とする半
導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP825086A JPH0732166B2 (ja) | 1986-01-17 | 1986-01-17 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP825086A JPH0732166B2 (ja) | 1986-01-17 | 1986-01-17 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62165976A true JPS62165976A (ja) | 1987-07-22 |
| JPH0732166B2 JPH0732166B2 (ja) | 1995-04-10 |
Family
ID=11687888
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP825086A Expired - Lifetime JPH0732166B2 (ja) | 1986-01-17 | 1986-01-17 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0732166B2 (ja) |
-
1986
- 1986-01-17 JP JP825086A patent/JPH0732166B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0732166B2 (ja) | 1995-04-10 |
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