JPH0365016B2 - - Google Patents

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JPH0365016B2
JPH0365016B2 JP57113253A JP11325382A JPH0365016B2 JP H0365016 B2 JPH0365016 B2 JP H0365016B2 JP 57113253 A JP57113253 A JP 57113253A JP 11325382 A JP11325382 A JP 11325382A JP H0365016 B2 JPH0365016 B2 JP H0365016B2
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Description

【発明の詳細な説明】 発明の技術分野 本発明は、諸領域を接地するのに容量を介して
行なう構成を有する電界効果半導体装置の改良に
関する。
従来技術と問題点 従来、接地を容易にし、且つ、インダクタンス
等を減少せしめるため、第１図に見られるような
構造をもつている電界効果半導体装置が知られて
いる。
この半導体装置は、バイア・ホール型GaAs−
FETと呼ばれ、図はその要部断面図である。
図に於て、１は半導体基板、２はソース電極、
３はドレイン電極、４はゲート電極、５はバイ
ア・ホール、６は基板裏面電極、６Ａは基板裏面
電極６とソース電極２とを連結するバイア・ホー
ル電極をそれぞれ示す。
この装置を回路図で表すと第２図に見られる通
りであり、同記号は同部分を指示している。そし
て、装置を動作させるときには、ドレイン電極を
正電位（例えば＋３〔Ｖ〕）、ゲート電極を負電位
（例えば−２〔Ｖ〕）、ソース電極を零電位（接地）
とする。
ところで、近年、一電源で半導体装置を動作さ
せることが強く要求されている。その場合の回路
構成としては、第３図に見られるようなセルフ・
バイアス回路が使用される。
第３図に於いて、７はキヤパシタ、８は抵抗、
９はインダクタをそれぞれ示し、第２図に関して
説明した部分と同部分は同記号で表わしてある。
この回路では、ソース電極２が直流的には抵抗
８を介して接地され、高周波的にはキヤパシタ７
を介し殆ど直接接地に近い状態になつているの
で、ドレイン電極３に例えば＋５〔Ｖ〕を印加す
ると、ソース電極２には例えば＋２〔Ｖ〕が現わ
れ、従つて、ゲート電極４にはソース電極２から
見れば約−２〔Ｖ〕の電圧が印加されていること
になる。
さて、第１図に示したバイア・ホール型GaAs
−FETはソース電極２を容易かつ確実に接地で
きる半面、直流的にも高周波的にも接地されてし
まうので、この装置で第３図に見られるようなセ
ルフ・バイアス回路を構成することは出来ない。
尚、バイア・ホール型でない半導体装置中にキヤ
パシタを形成し、これを介して接地を行い、直流
カツトすることは容易であるが、漫然とキヤパシ
タを形成して利用するのでは、集積性が悪くな
り、配線も複雑化し、良好な接地が採れなくなる
虞もある。
また、一般に、キヤパシタを必要とする回路
は、例えば整合回路等のように極めて多いが、そ
の場合も前記と同様な問題がある。
発明の目的 本発明は、大容量のキヤパシタを有し、接地が
良好で、構造も簡単であり、しかも、種々の回路
構成を採ることが出来るバイア・ホール型電界効
果半導体装置を提供するものである。
発明の実施例 第４図は、本発明一実施例を表わし、ａは要部
断面図、ｂは回路図であり、第１図乃至第３図で
説明した部分と同部分は同記号で指示してある。
この実施例が、第１図従来例と相違する点は、
バイア・ホール電極６Ａとソース電極２との間の
一部に例えば二酸化シリコン等の絶縁膜１０が介
在していることである。勿論、ソース電極２の一
部は半導体基板１にコンタクトしている。従つ
て、基板裏面電極６を接地すれば、ソース電極
２、即ち、ソースは大容量のキヤパシタを介して
接地されることになるから、ソース電極２を抵抗
を介して接地すれば簡単に第３図と同じソース回
路を実現出来るし、また、ソース電極２を直接接
地すれば第２図と同じ回路が直ちに得られる。
第５図は、他の実施例を表し、ａは要部断面
図、ｂは回路図であり、第４図で説明した部分と
同部分は同記号で指示してある。
第５図実施例では、ソース電極２の近傍に直流
接地電極１１が形成され、その直下には、バイ
ア・ホール５Ａが形成され、直流接地電極１１と
基板裏面電極６とはバイア・ホール５Ａを埋める
バイア・ホール電極６Ｂを介して連結されてい
る。従つて、ソース電極２と直流接地電極１１と
を抵抗で結ぶことに依り、第３図に見られるよう
なセルフ・バイアス印加用のソース回路を構成す
ることができ、また、抵抗でなく単なるリードで
結べば第２図の回路になる。
第６図は、更に他の実施例を表し、ａは要部断
面図、ｂは回路図であり、第５図で説明した部分
と同部分は同記号で指示してある。
第６図実施例では、ソース電極２と直流接地電
極１１との間に抵抗膜１２を形成してある。この
抵抗膜１２は第３図或いは第６図ｂに於ける抵抗
８の役目をすることは云うまでもない。
前記各実施例は主としてバイア・ホール型電界
効果半導体装置をセレフ・バイアスで使用するこ
とについて説明したが、本発明はこれに限らず他
に種々と応用することができる。
例えば、キヤパシタを介して接地される領域は
ソースのみでなく、必要に応じ、ゲート或いはド
レインであつても良い。
第７図は、更に他の実施例を表す回路図であ
る。
これは、ロウ・パス・フイルタ型の整合回路で
あつて、Ｑは電界効果トランジスタ、Ｌはインダ
クタ、Ｃはキヤパシタをそれぞれ示し、このキヤ
パシタＣとして前記バイア・ホール型電界効果半
導体装置に於けるキヤパシタを使用できることは
云うまでもない。但し、その場合、キヤパシタに
於ける誘導体として用いる絶縁膜は電界効果トラ
ンジスタＱのゲートに対して形成しなければなら
ず、従つて、バイア・ホール、バイア・ホール電
極等もゲートを対象としなければならない。
発明の効果 本発明の電界効果半導体装置に於いては、接地
の為のバイア・ホール電極とソース或いはゲート
或いはドレイン各電極から選択された電極との間
に誘電体である絶縁膜を設け、大容量のキヤパシ
タを形成した構造になつているので、そのキヤパ
シタを設けた電極を高周波的には接地、直流的に
は開放の状態とすることができる。従つて、セル
フ・バイアス回路を構成する場合やキヤパシタを
必要とする整合回路を構成する場合等に簡単に対
応することができ、また、占有面積が小さいにも
拘わらず、良好な接地を採ることが可能である
等、多くの効果を得ることができる。
【図面の簡単な説明】
第１図は従来例の要部断面図、第２図はその回
路図、第３図はセルフ・バイアス回路を表す回路
図、第４図ａ，ｂは本発明一実施例の要部断面図
及び回路図、第５図ａ，ｂは他の実施例の要部断
面図及びその回路図、第６図ａ，ｂは他の実施例
の要部断面図及びその回路図、第７図は他の実施
例の要部回路図である。 図に於いて、１は半導体基板、２はソース電
極、３はドレイン電極、４はゲート電極、５はバ
イア・ホール、６は基板裏面電極、６Ａはバイ
ア・ホール電極、７はキヤパシタ、８は抵抗、９
はインダクタ、１０は絶縁膜である。

Claims (1)

    【特許請求の範囲】
  1. １ 選択的にバイア・ホールが形成された半導体
    基板、該半導体基板表面の前記バイア・ホールに
    対面して該半導体基板表面上に形成された誘電体
    である絶縁膜、該バイア・ホール直上の該絶縁膜
    及び前記半導体基板表面にコンタクトするソース
    或いはドレイン各電極の内から選択された電極、
    前記バイア・ホールを埋め且つ前記バイア・ホー
    ル内の半導体基板に直接接触するバイア・ホール
    電極、前記半導体基板裏面に形成され前記バイ
    ア・ホール電極と一体的に接続され且つ前記選択
    された電極とは非接続である基板裏面電極を備
    え、前記選択された電極並びに前記バイア・ホー
    ル電極とそれ等電極で挟まれた前記誘電体である
    絶縁膜とでキヤパシタを構成してなることを特徴
    とする電界効果半導体装置。
JP57113253A 1982-06-30 1982-06-30 電界効果半導体装置 Granted JPS594175A (ja)

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EP83303769A EP0098167B1 (en) 1982-06-30 1983-06-29 A field-effect semiconductor device
DE8383303769T DE3377960D1 (en) 1982-06-30 1983-06-29 A field-effect semiconductor device
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