JPH0732166B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH0732166B2 JPH0732166B2 JP825086A JP825086A JPH0732166B2 JP H0732166 B2 JPH0732166 B2 JP H0732166B2 JP 825086 A JP825086 A JP 825086A JP 825086 A JP825086 A JP 825086A JP H0732166 B2 JPH0732166 B2 JP H0732166B2
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- JP
- Japan
- Prior art keywords
- region
- conductivity type
- source
- type semiconductor
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は、接合形電界効果トランジスタ（以下Ｊ・FET
と称する）を含む半導体集積回路、特にＪ・FETのソー
スを接地しない条件で使用する半導体集積回路（以下IC
と称する）で、実効的な入力容量を低減させる新規なる
構造を有する半導体集積回路に関するものである。
と称する）を含む半導体集積回路、特にＪ・FETのソー
スを接地しない条件で使用する半導体集積回路（以下IC
と称する）で、実効的な入力容量を低減させる新規なる
構造を有する半導体集積回路に関するものである。
従来の技術 第３図は、バイポーラトランジスタを含むIC中に、Ｊ・
FETを集積した従来構造の斜視断面図である。以下、便
宜的にＰ形半導体基板上に、ＮチャンネルＪ・FETを集
積する場合を例として説明する。第３図で、301はＰ形
半導体基板、302はその上に成長させたＮ形エピタキシ
ャル層、303はこのエピタキシャル層の島を形成するた
めのＰ形分離領域であり、304はエピタキシャル層の島
中にＮチャンネルＪ・FETを形成するための比較的深い
Ｐ形領域（以下Ｐウェルと称する）、305はＰウェル中
に包含される形状を持ち、Ｊ・FETのソース・ドレイン
・チャンネル部分となるＮ形領域（以下Ｎウェルと称す
る）、306はＮウェル中にチャンネル領域を作るための
浅いＰ形領域（以下表面ゲート領域と称する）である。
表面ゲート領域306の端部は、Ｎウェル領域305を超えて
Ｐウエル領域304まで延在し、Ｐウエル領域304と抵抗性
接触を作っており、Ｎウェル領域305の下部のＰウェル
領域304と表面ゲート領域306とで、Ｊ・FETのゲートを
形成している。この構造のICでＪ・FETを動作させるた
めには、第３図に示した各領域に抵抗性接触を設けて、
引出し電極311,312,313をそれぞれソース，ドレイン，
ゲート電極として用いる。Ｐ形基板の端子314は、通常
回路動作上最も低い電位（ここでは接地電位）に接続さ
れている。Ｐウェル領域304の外側にあるＮ形エピタキ
シャル層の島302は、従来は抵抗性接触を作らず、ゲー
ト領域304及びＰ形基板301との間でそれぞれ容量321及
び同322を通じて、交流的に結合している状態で放置さ
れていた。
FETを集積した従来構造の斜視断面図である。以下、便
宜的にＰ形半導体基板上に、ＮチャンネルＪ・FETを集
積する場合を例として説明する。第３図で、301はＰ形
半導体基板、302はその上に成長させたＮ形エピタキシ
ャル層、303はこのエピタキシャル層の島を形成するた
めのＰ形分離領域であり、304はエピタキシャル層の島
中にＮチャンネルＪ・FETを形成するための比較的深い
Ｐ形領域（以下Ｐウェルと称する）、305はＰウェル中
に包含される形状を持ち、Ｊ・FETのソース・ドレイン
・チャンネル部分となるＮ形領域（以下Ｎウェルと称す
る）、306はＮウェル中にチャンネル領域を作るための
浅いＰ形領域（以下表面ゲート領域と称する）である。
表面ゲート領域306の端部は、Ｎウェル領域305を超えて
Ｐウエル領域304まで延在し、Ｐウエル領域304と抵抗性
接触を作っており、Ｎウェル領域305の下部のＰウェル
領域304と表面ゲート領域306とで、Ｊ・FETのゲートを
形成している。この構造のICでＪ・FETを動作させるた
めには、第３図に示した各領域に抵抗性接触を設けて、
引出し電極311,312,313をそれぞれソース，ドレイン，
ゲート電極として用いる。Ｐ形基板の端子314は、通常
回路動作上最も低い電位（ここでは接地電位）に接続さ
れている。Ｐウェル領域304の外側にあるＮ形エピタキ
シャル層の島302は、従来は抵抗性接触を作らず、ゲー
ト領域304及びＰ形基板301との間でそれぞれ容量321及
び同322を通じて、交流的に結合している状態で放置さ
れていた。
発明が解決しようとする問題点 Ｊ・FETを能動素子として動作させるためには、第４図
の等価回路図に示すように、ドレイン及びソースにそれ
ぞれ抵抗RD及びRSを接続し、接地に対して正の電圧Vcc
を印加し、端子313を入力端子，端子311又は312を出力
端子として使用する。
の等価回路図に示すように、ドレイン及びソースにそれ
ぞれ抵抗RD及びRSを接続し、接地に対して正の電圧Vcc
を印加し、端子313を入力端子，端子311又は312を出力
端子として使用する。
この場合接地端子314とゲートとの間には、容量321と32
2を直列に接続した容量が入る事になり、Ｐウエル304と
Ｎ形エピタキシャル層の島302の面積が大きい事から、
実際にＪ・FETの動作に必要なゲート容量に比べて、大
きな寄生容量となってしまう。
2を直列に接続した容量が入る事になり、Ｐウエル304と
Ｎ形エピタキシャル層の島302の面積が大きい事から、
実際にＪ・FETの動作に必要なゲート容量に比べて、大
きな寄生容量となってしまう。
本発明は、これら大きな寄生容量を低減することを目的
とする。
とする。
問題点を解決するための手段 本発明は、第１導電形半導体基板上に、第２導電形半導
体層があり、前記第２導電形半導体層の表面から前記第
１導電形半導体基板にまで貫通する第１導電形の深い拡
散層によって、前記第２導電形領域の島領域が形成さ
れ、同島領域中に完全に含まれる平面および深さ方向の
形状をもつ第１導電形の第１領域が形成され、更にこの
第１導電形の第１領域中に完全に含まれる平面および深
さ方向の形状をもつ第２導電形の第２領域が形成され、
前記第２導電形の第２領域よりは浅く、かつ同第２導電
形の第２領域の平面形状を分割し、その一部が前記第１
導電形の第１領域にまで延在する第１導電形の第３領域
を有し、前記第１導電形の第３領域によって平面的に分
割される前記第２導電形の第２領域をそれぞれソース及
びドレインとし、前記第１導電形の第1,第３の各領域を
ゲートとし、前記第２導電形の島領域をソースに電気的
に接続した構成の半導体集積回路である。
体層があり、前記第２導電形半導体層の表面から前記第
１導電形半導体基板にまで貫通する第１導電形の深い拡
散層によって、前記第２導電形領域の島領域が形成さ
れ、同島領域中に完全に含まれる平面および深さ方向の
形状をもつ第１導電形の第１領域が形成され、更にこの
第１導電形の第１領域中に完全に含まれる平面および深
さ方向の形状をもつ第２導電形の第２領域が形成され、
前記第２導電形の第２領域よりは浅く、かつ同第２導電
形の第２領域の平面形状を分割し、その一部が前記第１
導電形の第１領域にまで延在する第１導電形の第３領域
を有し、前記第１導電形の第３領域によって平面的に分
割される前記第２導電形の第２領域をそれぞれソース及
びドレインとし、前記第１導電形の第1,第３の各領域を
ゲートとし、前記第２導電形の島領域をソースに電気的
に接続した構成の半導体集積回路である。
作用 本発明によると、ソースが交流的に接地されていない場
合に、ソース端子を第１領域のＰウェル外側のＮ形エピ
タキシャル層の島に接続することにより寄生容量が低減
される。
合に、ソース端子を第１領域のＰウェル外側のＮ形エピ
タキシャル層の島に接続することにより寄生容量が低減
される。
実施例 第１図に本発明の半導体集積回路の一実施例の斜視断面
図を示す。第１図の各領域は下２桁が同じものは第３図
の領域に対応している。
図を示す。第１図の各領域は下２桁が同じものは第３図
の領域に対応している。
第１図の接続を行うことにより、第２図に示すような回
路で動作させる場合、Ｊ・FETの相互コンダクタンスをg
mとすると、ソース端子111には、ゲート端子に入力する
信号と比較して（gm・RS）・（１＋gm RS)-1の振幅を持
ちゲート入力端子とほぼ同位相の信号が発生し、ゲート
入力端子113から見た容量121の大きさは、実効的に（１
＋gm RS)-1に低減する事になる。更に容量122は、ソー
スの信号で充放電する事になり、ゲート入力容量には影
響しなくなる。但し、RSが小さくて、ソースが交流的に
ほぼ接地されている場合には、容量121がそのまま寄生
容量になるので、寄生容量を大きくしてしまう場合もあ
るので、（gm・RS）の値によってはこの構成を用いる事
の得失は注意を要する。
路で動作させる場合、Ｊ・FETの相互コンダクタンスをg
mとすると、ソース端子111には、ゲート端子に入力する
信号と比較して（gm・RS）・（１＋gm RS)-1の振幅を持
ちゲート入力端子とほぼ同位相の信号が発生し、ゲート
入力端子113から見た容量121の大きさは、実効的に（１
＋gm RS)-1に低減する事になる。更に容量122は、ソー
スの信号で充放電する事になり、ゲート入力容量には影
響しなくなる。但し、RSが小さくて、ソースが交流的に
ほぼ接地されている場合には、容量121がそのまま寄生
容量になるので、寄生容量を大きくしてしまう場合もあ
るので、（gm・RS）の値によってはこの構成を用いる事
の得失は注意を要する。
この実施例によると、たとえば、gm＝230μS,RD＝０
Ω，RS≒30KΩの条件で、第３図の構成でのゲート端子
より見た等価入力容量が2.4PFであったものが、第１図
の構成を取る事によって0.9PFに低減した。
Ω，RS≒30KΩの条件で、第３図の構成でのゲート端子
より見た等価入力容量が2.4PFであったものが、第１図
の構成を取る事によって0.9PFに低減した。
ここでは、Ｐ形半導体基板上に構成されたＮチャンネル
Ｊ・FETを例として説明したが、この構成のみに限定さ
れない事は当然である。
Ｊ・FETを例として説明したが、この構成のみに限定さ
れない事は当然である。
発明の効果 以上述べたように、IC中のＪ・FETをソースが交流的に
接地されていない条件で使用する場合、ゲート外側に存
在するＪ・FET動作に直接効いていない領域をソースと
共通に接続する事により、等価ゲート入力容量を大幅に
低減する事ができる。
接地されていない条件で使用する場合、ゲート外側に存
在するＪ・FET動作に直接効いていない領域をソースと
共通に接続する事により、等価ゲート入力容量を大幅に
低減する事ができる。
第１図は本発明の実施例を示す斜視断面図、第２図は本
発明の構造を持つＪ・FETを能動素子として使用する場
合の等価回路および外部バイアス回路を示す回路図、第
３図は従来の斜視断面図、第４図は従来の使用例での等
価回路および外部バイアス回路を示す回路図である。 101,301……Ｐ形半導体基板、102,302……Ｎ形エピタキ
シャル層、103,303……Ｐ形分離領域、104,304……Ｐウ
ェル領域、105,305……Ｎウェル領域、106,306……表面
ゲート領域、111,311……ソース電極、112,312……ドレ
イン電極、113,313……ゲート電極、114,314……基板電
極、121,321……Ｐウェル・Ｎエピ層間寄生容量、122,3
22……Ｎエピ層・基板間寄生容量。
発明の構造を持つＪ・FETを能動素子として使用する場
合の等価回路および外部バイアス回路を示す回路図、第
３図は従来の斜視断面図、第４図は従来の使用例での等
価回路および外部バイアス回路を示す回路図である。 101,301……Ｐ形半導体基板、102,302……Ｎ形エピタキ
シャル層、103,303……Ｐ形分離領域、104,304……Ｐウ
ェル領域、105,305……Ｎウェル領域、106,306……表面
ゲート領域、111,311……ソース電極、112,312……ドレ
イン電極、113,313……ゲート電極、114,314……基板電
極、121,321……Ｐウェル・Ｎエピ層間寄生容量、122,3
22……Ｎエピ層・基板間寄生容量。
Claims (1)
- 【請求項１】第１導電形半導体基板上に、第２導電形半
導体層を有し、前記第２導電形半導体層の表面から、前
記第１導電形半導体基板にまで貫通する第１導電形の深
い拡散層によって、前記第２導電形領域の島領域が形成
され、同島領域中に第１導電形の第１領域が形成され、
さらにこの第１領域中に第２導電形の第２領域が形成さ
れ、前記第２領域よりは浅く、かつ同第２領域の平面形
状を分割し、その一部が前記第１領域にまで延在する第
１導電形の第３領域を有し、前記第３領域によって平面
的に分割される前記第２領域をそれぞれソース及びドレ
インとし、前記第1,第３の各領域をゲートとし、前記島
領域を前記ソースに電気的に接続したことを特徴とする
半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP825086A JPH0732166B2 (ja) | 1986-01-17 | 1986-01-17 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP825086A JPH0732166B2 (ja) | 1986-01-17 | 1986-01-17 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62165976A JPS62165976A (ja) | 1987-07-22 |
| JPH0732166B2 true JPH0732166B2 (ja) | 1995-04-10 |
Family
ID=11687888
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP825086A Expired - Lifetime JPH0732166B2 (ja) | 1986-01-17 | 1986-01-17 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0732166B2 (ja) |
-
1986
- 1986-01-17 JP JP825086A patent/JPH0732166B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62165976A (ja) | 1987-07-22 |
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