JPS62167667A - シ−ケンサ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 接続されている記憶装置の情報処理動作を制御するアダ
プタ内に具備されているシーケンサ回路であって、上位
装置からの命令に対応する制御を実行する処理制御回路
を動作させるために必要な詳細信号を格納する記憶手段
に、前記上位装置からの該命令が詳細信号を処理制御回
路にセットするのに、正常か否かを識別する情報を該命
令コードに対応する処理スタートアドレスで指定される
領域に格納し、識別情報に基づく正／否識別に応じた処
理制御回路のセットを行うようにすることにより、廉価
でしかも高信頼度なシーケンサ回路の実現が可能となる
。

〔産業上の利用分野〕

本発明は、上位装置からの命令により制御下にある記憶
装置の動作を制御するアダプタに係り、特にアダプタ内
処理制御回路の動作を実行させるための詳細信号を作成
し、セットするシーケンサ回路に関する。

例えば、情報処理システムの外部記憶装置として利用さ
れるドライブの動作制御は、上位装置（例えば、上位制
御装置）からの命令に応じて、アダプタが該当するドラ
イブを制御する。

このアダプタは複数のドライブを制御下に置き、上位装
置からの命令コードに応じた詳細信号を作成するシーケ
ンサ回路と、ドライブを制御するハードウェア回路（処
理制御回路）から構成されている。

このハードウェア回路（処理制御回路）が制御を実行す
るための各種詳細信号の作成及びセットは、一般にシー
ケンサ回路で行っており、ドライブの制御を命令に基づ
き正確に行うためには、ハードウェア回路（処理制御回
路）の各種詳細信号のセットを正確な情報のもとに迅速
に処理することが望まれる。

〔従来の技術と発明が解決しようとする問題点〕第２図
は従来例を説明するブロック図、第３図はドライブシス
テムの構成を説明する図をそれぞれ示す。

第３図のシステム図は、 所定ドライブ３（０）〜３　（ｎ）　、　４　（０）〜
４（ｎ）の制御命令を送出し、アダプタ２ａ〜２ｄを介
して命令に応じた動作制御を行うディスク制御装置（以
下ＤＫＣと称する）１ａ、１ｂと、 ＤＫＣｌａ、　Ｉｂからの命令コードに基づき、所定ド
ライブ３（０）〜３　（ｎ）　、　４　（０）〜４（ｎ
）に対して動作を指示するアダプタ（以下Ａ　Ｉ）Ｐと
称する）２ａ〜２ｄと、ＡＤＰ２ａ〜２ｄからの動作指
示に基づきデータのリード／ライト動作等を行うドライ
ブ（以下ＤＫＵと称する）３（０）〜３　（ｎ）　、　
４　（０）〜４（ｎ）とから構成されている。

又、第２図はＡＤＰ２ａ　〜２ｄ　（第２図では符号２
ａ〜２ｄを一括して符号２で表す）の従来例のブロック
図を示し、 ＤＫＣｌａ、１ｂ　（第２図では符号１ａ、　ｌｂを一
括して符号１で表す）からの命令発行タグ■を検出する
タグデコーダ回路２０と、 タグデコーダ回路２０からの通知により、バスアウト（
Ｂｕｓ　０ｕｔ）情幸脹■をバスアウトレジスタ２２へ
の取込み指示（ｄ）と、アドレスカウンタ２４の動作指
示を与えるシーケンサ制御回路２１と、シーケンサ制御
回路２１の指示により０ＫＣＩからのバスアウト情報■
を取込み格納するバスアウトレジスタ２２と、 命令毎のスタートアドレス及びエラー処理アドレスを格
納しているメモリ（ＲＯＭ）２３　　（Ｍａｐｐｉｎｇ
メモリとも言う）と、 メモリ（ＲＯＭ）２３から送出される情報を格納するア
ドレスカウンタ２４と、 命令に対応する処理制御を処理制御回路２６が行うため
の詳細信号情報を格納するメモリ（ＲＯＭ）　２５と、 タグデコーダ回路２０．シーケンサ制御回路２１゜バス
アウトレジスタ２２．メモリ（ＲＯＭ）　２３／２５．
アドレスカウンタ２４からなるシーケンサ回路３０と、
メモリ（ＲＯＭ）　２５から送出される詳細信号情報に
基づき、ハードウェア部分の各種セット（命令に対応す
る制御を実行するためのセット）を行う処理制御回路２
６とから構成されている。

尚、第２図に示す符号（ａｌはエラー情報を通知する情
報リード、符号（ｂ）はＤＫＵ３（０）　〜３（ｎ）、
４（０）　〜４（ｎ）への信号情報リードをそれぞれ示
す。

上記のように構成される従来のシーケンサ回路３０では
タグデコーダ回路２０が０ＫＣＩからの命令発行タグ■
を検出すると、信号線（Ｃ）を通じてシーケンサ制御回
路２１に通知する。

これにより、シーケンサ制御回路２１はバスアウトレジ
スタ２２にバスアウト情報■を取込むように指示（ｄ）
シ、バスアウトレジスタ２２に格納された値が示すメモ
リ（ＲＯＭ）　２３の情報をアドレスカウンタ２４に格
納する。

尚、メモリ（ＲＯＭ）　２３には、ＤＫＣＩからの各命
令に対応する処理制御回路２６に対する詳細信号情報を
格納しているメモリ（ＲＯＭ）　２５の先頭アドレス及
びエラー処理情報が格納されているエラー処理アドレス
とが格納されている。

又、バスアウトレジスタ２２に正規な命令が格納された
場合は、アドレスカウンタ２４にその命令に対応する詳
細信号情報を格納しているメモリ（ＲＯＭ）２５領域を
アクセスするための処理アドレスが送出される。

もし、間違った命令がバスアウトレジスタ２２に格納さ
れるとエラー処理アドレスがアドレスカウンタ２４に送
出されるように構成されている。

アドレスカウンタ２４に格納されたアドレス乙こよりメ
モリ（ＲＯＭ）　２５がアクセスされ、読出された詳細
信号情報により処理制御回路２６内の各ハードウェア部
分がセットされ、それに基づき当該のＤＫＵ３（０）〜
３　（ｎ）　、　４　（０）〜４（ｎ）が制御されるこ
とになる。

上述のように、従来のシーケンサ回路３０では処理制御
回路２６に詳細信号をセットを行うために、２種類のメ
モリ（ＲＯＭ）　２３．２５を使用しているため、コス
トが高くなると共に、比較的信頼度の低いメモリ（ＲＯ
Ｍ）　２３　、２５を２種類使用するために信頼性が低
下する等の問題点がある。

〔問題点を解決するための手段〕

第１図は本発明の詳細な説明するブロック図を示す。

本ブロック図は第２図で説明したＤＫＣＩ　、アダプタ
２とからなり、特にアダプタ２内シーケンサ回路３０′
は同じく第２図で説明したタグデコーダ回路２０．シー
ケンサ制御回路２１．バスアウトレジスタ２２．アドレ
スカウンタ２４と、 処理制御回路２６がＤＫＣＩからの命令に応じた動作を
行うためにセットする詳細信号情報と、命令コードに対
応する処理スタートアドレスの指示が、正常か異常かを
識別する識別コードと、処理制御回路２６がエラー処理
を行うための信号情報等を格納している記憶手段（メモ
リ）２５′と、通常はバスアウトレジスタ２２からの情
報を選択し、シーケンサ制御回路２１からの制御信号（
ｅ）により、エラー処理アドレス部２９からの情報を選
択する選択手段（以下ＭＰＸと称する）２７と、記憶手
段（メモリ）２５′から出力する情報に含まれる識別コ
ードを取込み、命令に対応する処理スタートアドレスの
正常／異常の識別を行う処理スタートアドレス識別手段
（回路）２８と、エラー処理ア、ドレスを出力するエラ
ー処理アドレス送出手段（エラー処理アドレス部）２９
とから構成されている。

〔作用〕

記憶手段（メモリ）内に格納する、処理制御回路がＤＫ
Ｃからの命令に応じた制御処理するための詳細信号情報
に、命令コードに対応する処理スタートアドレスの指示
が正常か否かを識別する識別コードを付加して、記憶手
段（メモリ）から出力される識別コードを処理スタート
アドレス識別手段（回路）に取込み、シーケンサ制２１
■回路からのアクセスにより、処理スタートアドレスと
して正常か否かを識別するように構成することで、メモ
リ（ＲＯＭ）の使用数が削減され、廉価でしかも高信頼
度なシーケンサ回路の実現が可能となる。

〔実施例〕

以下本発明の要旨を第１図に示す実施例により具体的に
説明する。尚、全図を通じて同一符号は同一対象物を示
す。又、図中の符号（Ｃ）〜（１）はシーケンサ回路３
０′内の信号線を示す。

次に、本実施例におけるシーケンサ回路３０’内の処理
動作を説明する。

ＤＫＣＩより命令が発行されていることをタグデコーダ
回路２０が検出すると、信号線（Ｃ１を通じてシーケン
サ制御回路２１に通知される。

シーケンサ制御回路２１は信号線（ｄ）を通じてバスア
ウトの情報■をバスアウトレジスタ２２に格納させ、信
号線（ｅ）、　（ｆ）を通じてバスアウトレジスタ２２
から送出される情報をアドレスカウンタ２４に設定する
。

アドレスカウンタ２４はこの情報を命令コードに対応す
る処理スタートアドレスとしてメモリ（ＲＯＭ）２５′
に送出する。メモリ（ＲＯＭ）２５　’はアドレスカウ
ンタ２４から出力する処理スタートアドレス値に対応す
る領域から所定情報を出力し、この情報中の識別コード
を信号線（１）を通じて処理スタートアドレス識別回路
２８に取込む。

シーケンサ制御回路２１はアドレスカウンタ２４にバス
アウトレジスタ２２からの次の情報を格納させると、信
号線（ｈ）を通じて処理スタートアドレス識別回路２８
に識別コードを判定させ、その結果を信号線（ｇ）を通
じて取込む。

処理スタートアドレスが正常と識別された場合は、メモ
リ（ＲＯＭ）２５　’から送出される詳細信号を処理制
御回路２６にセットし、セットに応じた動作で信号線（
ｂ）を通じて所定ＤＫＵ３（０）　〜３（ｎ）、４（０
）　〜４（ｎ）を権Ｈ卸する。

もし、この時異常が識別されると信号線（ｅｌ、　（ｆ
）を通じてＭＰＸ２７．アドレスカウンタ２４が制御さ
れ、？１ＰＸ２７はエラー処理アドレス部２９からの情
報をアドレスカウンタ２４に送出し、アドレスカウンタ
２４はその情報を設定する。

メモリ（１？ＯＭ）２５　　’はアドレスカウンタ２４
がら送出されるアドレス、即ちエラー処理アドレス領域
がアクセスされ、そこに格納されているエラー処理情報
が処理制御回路２６にセットされ、処理制御回路２６は
このセットに基づき信号線（ａｌを通じてエラー情報を
ＤＫＣＩに通知する。

〔発明の効果〕

以上のような本発明によれば、メモリ（１？ＯＭ）の使
用数が削減され、廉価でしかも高信頼度なシーケンサ回
路を提供出来ると言う効果がある。

【図面の簡単な説明】

第１図は本発明の詳細な説明するブロック図、第２図は
従来例を説明するブロック図、第３図はドライブシステ
ムの構成を説明する図、をそれぞれ示す。 図において、 １、　ｌａ、ｌｂ　はＤＫＣ，２，２ａ〜２ｄはＡ［Ｊ
Ｐ　。 ３（０）〜３（ｎ）、４（０）　〜４（ｎ）はＤＫＵ、
２０はタグデコーダ回路、 ２１はシーケンサ制御回路、 ２２はバスアウトレジスタ、 ２３．２５．２５　’はメモリ（ＲＯＭ）　、２４はア
ドレスカウンタ、 ２６は処理制御回路、　　２７はＭＩＩＸ、２８は処理
スタートアドレス識別回路、２９はエラー処理アドレス
部、 ３０．３０　　’はシーケンサ回路、 をそれぞれ示す。

Claims (1)

1. 【特許請求の範囲】 上位装置（１）からの命令に対応する動作を記憶装置が
   実行するように制御する処理制御回路（２６）が、制御
   動作を実行するために必要な各種信号情報を、前記上位
   装置（１）からの該命令を識別して作成し、前記処理制
   御回路（２６）にセットするシーケンサ回路（３０′）
   であって、 インクリメント可能なアドレスカウンタ手段（２４）と
   、 前記上位装置（１）からの該命令コードに対応させた処
   理スタートアドレスが、正常か異常かを識別する識別情
   報と、前記処理制御回路（２６）のセット用各種信号情
   報及びエラー処理情報とを格納する記憶手段（２５′）
   と、 通常はバスアウトレジスタ（２２）からの出力情報を選
   択しており、シーケンサ制御回路（２１）からの所定信
   号（（ｅ））を受信した時は、エラー処理アドレス手段
   （２９）からの出力情報を選択する選択手段（２７）と
   、 前記記憶手段（２５′）から送出される該識別情報を引
   き込み、前記シーケンサ制御回路（２１）の指示により
   該処理スタートアドレスの正常／異常を識別する処理ス
   タートアドレス識別手段（２８）と、前記記憶手段（２
   ５′）に格納するエラー処理情報のアドレスを送出する
   エラー処理アドレス送出手段（２９）とを設け、 前記上位装置（１）から送出される該命令に応じて前記
   アドレスカウンタ手段（２４）に該処理スタートアドレ
   ス値を設定し、前記アドレスカウンタ手段（２４）が示
   す前記記憶手段（２５′）に格納している該識別情報を
   前記処理スタートアドレス識別手段（２８）に引き込み
   、それが正常か、異常かを判定し、 正常であれば前記アドレスカウンタ手段（２４）をイン
   クリメントし、前記処理制御回路（２６）へ該信号情報
   のセット処理を続行し、 異常であれば前記選択手段（２７）の切替えにより、エ
   ラー処理アドレス送出手段（２９）から送出されるエラ
   ー処理情報用アドレス値を前記アドレスカウンタ手段（
   ２４）に設定し、前記処理制御回路（２６）へエラー処
   理用各種信号情報をセットすることを特徴とするシーケ
   ンサ回路。