JPH0452497B2 - - Google Patents
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- Publication number
- JPH0452497B2 JPH0452497B2 JP59246844A JP24684484A JPH0452497B2 JP H0452497 B2 JPH0452497 B2 JP H0452497B2 JP 59246844 A JP59246844 A JP 59246844A JP 24684484 A JP24684484 A JP 24684484A JP H0452497 B2 JPH0452497 B2 JP H0452497B2
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- JP
- Japan
- Prior art keywords
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- output instruction
- output
- instruction
- control
- Prior art date
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Prevention of errors by analysis, debugging or testing of software
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
Description
【発明の詳細な説明】
(A) 産業上の利用分野
本発明は、入出力命令制御方式、特に、例えば
システム内のユニツトに対応するアドレスを索引
するなどのために用意されている入出力命令制御
用メモリ内に、入出力命令の実行制御形態、例え
ばプログラム停止や最高位レベルの割込みなどの
制御形態を記述したマイクロコードを格納せし
め、当該コードを解読して当該入出力命令の制御
を行なうようにした入出力命令制御方式に関する
ものである。
システム内のユニツトに対応するアドレスを索引
するなどのために用意されている入出力命令制御
用メモリ内に、入出力命令の実行制御形態、例え
ばプログラム停止や最高位レベルの割込みなどの
制御形態を記述したマイクロコードを格納せし
め、当該コードを解読して当該入出力命令の制御
を行なうようにした入出力命令制御方式に関する
ものである。
(B) 従来の技術と発明が解決しようとする問題点
通信制御装置（CCP）などのシステムにおい
ては、例えば高速テクノロジーで構成されるレジ
スタや低速テクノロジーで構成されるレジスタ、
更にはアダプタなどの制御対象ユニツトが混在し
ており、夫々に対するアクセス・モードが異なる
ことがある。このような差異を命令デコーダによ
る解読結果にもとづいて切り分けるようにしよう
とすると、ハードウエア量が大となりまた融通性
が劣る。このために、入出力命令制御用メモリを
もうけ、当該メモリを索引して上記切り分けなど
を行うようにすることが考慮される。
ては、例えば高速テクノロジーで構成されるレジ
スタや低速テクノロジーで構成されるレジスタ、
更にはアダプタなどの制御対象ユニツトが混在し
ており、夫々に対するアクセス・モードが異なる
ことがある。このような差異を命令デコーダによ
る解読結果にもとづいて切り分けるようにしよう
とすると、ハードウエア量が大となりまた融通性
が劣る。このために、入出力命令制御用メモリを
もうけ、当該メモリを索引して上記切り分けなど
を行うようにすることが考慮される。
一方、従来から試験などのために、記憶装置上
の所定のアドレスをプログラムが走行した場合に
プログラム・ストツプや割込みを発生させること
が考慮されており、例えばアドレス・コンベア・
レジスタを用意し、所定のアドレスを走行したと
きを検出するなどの手段が採用されている。
の所定のアドレスをプログラムが走行した場合に
プログラム・ストツプや割込みを発生させること
が考慮されており、例えばアドレス・コンベア・
レジスタを用意し、所定のアドレスを走行したと
きを検出するなどの手段が採用されている。
当該プログラム・ストツプや割込み発生を行わ
せる拡張形態として、特定の入出力命令の実行、
即ち入出力命令によつて指示された特定の外部レ
ジスタ・アドレスへの入力命令および／または出
力命令が実行されたことを条件として、上記プロ
グラム・ストツプなどを行わせるようにすること
が望まれている。即ち、プログラムのデバツグな
どを行うために、所定の外部レジスタに対する入
出力命令が実行されたことを条件に、プログラ
ム・ストツプを発生させたり割込みを発生させた
りを自由にできるようにすることが望まれる。
せる拡張形態として、特定の入出力命令の実行、
即ち入出力命令によつて指示された特定の外部レ
ジスタ・アドレスへの入力命令および／または出
力命令が実行されたことを条件として、上記プロ
グラム・ストツプなどを行わせるようにすること
が望まれている。即ち、プログラムのデバツグな
どを行うために、所定の外部レジスタに対する入
出力命令が実行されたことを条件に、プログラ
ム・ストツプを発生させたり割込みを発生させた
りを自由にできるようにすることが望まれる。
(C) 問題点を解決するための手段
本発明は、上記の点を考慮して、上記入出力命
令制御用メモリ上に上記プログラム・ストツプや
割り込み発生などの指示を行つておくようにし
て、特定の外部レジスタ・アドレスへの入力命令
および／または出力命令が実行された際に、当該
プログラム・ストツプなどを行わせ得るようにし
ている。そしてそのため、本発明の入出力命令制
御方式は、記憶装置に格納される命令を読み出し
て処理を実行する機能を有する制御装置と、 該制御装置により制御される複数のアダプタと
をそなえると共に、 当該制御装置内および上記各アダプタ内に存在
する外部レジスタの読み出しおよび／または書き
込みを行う入出力命令に対応して当該入出力命令
にもとづいてアクセスすべきアクセス先を記述し
た入出力命令制御用メモリをそなえ、 上記入出力命令に対応して当該入出力命令制御
用メモリを索引するデータ処理装置において、 上記入出力命令制御用メモリ内に、上記入出力
命令に対応して、外部レジスタの属性に応じた、
当該入出力命令についての少なくとも割込み発生
指示とプログラム停止指示とを含む実行制御形態
の１つを、上記アクセス先の記述と一緒に、記述
したマイクロコードを、書き込み可能に格納する
よう構成してなり、 上記入出力命令実行時に、入出力命令によつて
指示された外部レジスタ・アドレスにしたがつ
て、上記入出力命令制御用メモリを索引し、 当該索引結果にもとづいて読み出された上記マ
イクロコードを解読し、当該入出力命令に関する
制御を行うようにした ことを特徴としている。以下図面を参照しつつ説
明する。
令制御用メモリ上に上記プログラム・ストツプや
割り込み発生などの指示を行つておくようにし
て、特定の外部レジスタ・アドレスへの入力命令
および／または出力命令が実行された際に、当該
プログラム・ストツプなどを行わせ得るようにし
ている。そしてそのため、本発明の入出力命令制
御方式は、記憶装置に格納される命令を読み出し
て処理を実行する機能を有する制御装置と、 該制御装置により制御される複数のアダプタと
をそなえると共に、 当該制御装置内および上記各アダプタ内に存在
する外部レジスタの読み出しおよび／または書き
込みを行う入出力命令に対応して当該入出力命令
にもとづいてアクセスすべきアクセス先を記述し
た入出力命令制御用メモリをそなえ、 上記入出力命令に対応して当該入出力命令制御
用メモリを索引するデータ処理装置において、 上記入出力命令制御用メモリ内に、上記入出力
命令に対応して、外部レジスタの属性に応じた、
当該入出力命令についての少なくとも割込み発生
指示とプログラム停止指示とを含む実行制御形態
の１つを、上記アクセス先の記述と一緒に、記述
したマイクロコードを、書き込み可能に格納する
よう構成してなり、 上記入出力命令実行時に、入出力命令によつて
指示された外部レジスタ・アドレスにしたがつ
て、上記入出力命令制御用メモリを索引し、 当該索引結果にもとづいて読み出された上記マ
イクロコードを解読し、当該入出力命令に関する
制御を行うようにした ことを特徴としている。以下図面を参照しつつ説
明する。
(D) 実施例
第１図は本発明が適用されるデータ処理装置の
一実施例構成、第２図および第３図は入出力命令
制御用メモリを説明する説明図、第４図は本発明
において入出力命令制御用メモリに記述されるマ
イクロコードの一実施例、第５図は本発明の制御
態様を表す一実施例構成を示す。
一実施例構成、第２図および第３図は入出力命令
制御用メモリを説明する説明図、第４図は本発明
において入出力命令制御用メモリに記述されるマ
イクロコードの一実施例、第５図は本発明の制御
態様を表す一実施例構成を示す。
第１図において、１は通信制御装置における中
央制御装置、２は主記憶装置、３−１および３−
２は夫々アダプタ、４は制御プログラム、５はロ
ーカル・メモリ、６は高速テクノロジー構成レジ
スタ、７は低速テクノロジー構成レジスタ、８，
１０−１，１０−２は夫々システム・バス・イン
タフエース、９−１，９−２は夫々外部レジス
タ、１１は入出力命令制御用メモリを表してい
る。
央制御装置、２は主記憶装置、３−１および３−
２は夫々アダプタ、４は制御プログラム、５はロ
ーカル・メモリ、６は高速テクノロジー構成レジ
スタ、７は低速テクノロジー構成レジスタ、８，
１０−１，１０−２は夫々システム・バス・イン
タフエース、９−１，９−２は夫々外部レジス
タ、１１は入出力命令制御用メモリを表してい
る。
中央制御装置１は、主記憶装置２からの命令に
対応して、制御プログラム４を索引しつつ処理を
実行してゆく、この場合、本明細書冒頭に述べた
如く、制御態様の異なる種々の制御対象が存在す
ることから、図示入出力命令制御用メモリ１１が
用意され、夫々の制御対象に対して入力命令や出
力命令を実行する上での情報を格納しており、制
御態様を切り分けるようにすることが考慮されて
いる。
対応して、制御プログラム４を索引しつつ処理を
実行してゆく、この場合、本明細書冒頭に述べた
如く、制御態様の異なる種々の制御対象が存在す
ることから、図示入出力命令制御用メモリ１１が
用意され、夫々の制御対象に対して入力命令や出
力命令を実行する上での情報を格納しており、制
御態様を切り分けるようにすることが考慮されて
いる。
即ち、夫々の入出力命令によつて指示される外
部レジスタ・アドレスにもとづいて、上記入出力
命令制御用メモリ１１が索引される。そして当該
入出力命令制御用メモリ１１は、第２図に一実施
例として示す如く、上記外部レジスタ・アドレス
によつて索引されたとき、当該入出力命令による
処理がどの制御対象に対して実行されるものであ
るかを指示すべく、第３図図示のEXMD０ない
しEXMD３の情報が記述されている。即ち、入
出力命令制御用メモリ１１における例えば＃00な
いし＃20番地内の１つを索引することになつた場
合には夫々の番地に、第３図図示コードEXMD
０ないしEXMD３として情報「0000」が記述さ
れており、これを読み出すことによつて、当該入
出力命令による処理が第１図図示のローカル・メ
モリ５を対象としているものであることが明らか
にされる。同様にメモリ１１における＃40番地を
索引することになつた場合には上記情報として情
報「1001」が記述されており、そのときの入出力
命令による処理が第１図図示のアダプタ３−１ま
たは３−２のいずれかに対してバースト・モード
でデータ転送を行うものである旨明らかにされ
る。
部レジスタ・アドレスにもとづいて、上記入出力
命令制御用メモリ１１が索引される。そして当該
入出力命令制御用メモリ１１は、第２図に一実施
例として示す如く、上記外部レジスタ・アドレス
によつて索引されたとき、当該入出力命令による
処理がどの制御対象に対して実行されるものであ
るかを指示すべく、第３図図示のEXMD０ない
しEXMD３の情報が記述されている。即ち、入
出力命令制御用メモリ１１における例えば＃00な
いし＃20番地内の１つを索引することになつた場
合には夫々の番地に、第３図図示コードEXMD
０ないしEXMD３として情報「0000」が記述さ
れており、これを読み出すことによつて、当該入
出力命令による処理が第１図図示のローカル・メ
モリ５を対象としているものであることが明らか
にされる。同様にメモリ１１における＃40番地を
索引することになつた場合には上記情報として情
報「1001」が記述されており、そのときの入出力
命令による処理が第１図図示のアダプタ３−１ま
たは３−２のいずれかに対してバースト・モード
でデータ転送を行うものである旨明らかにされ
る。
入出力制御用メモリ１１は上述のように利用さ
れるが、本発明の場合には、更に、第４図に示す
如きマイクロ・コードEXMD４とEXMD５とが
附加される。第２図に関連して説明した如く、あ
る入出力命令に対応して指示された外部レジス
タ・アドレスにもとづいて、入出力命令制御用メ
モリ１１が索引されたとして、当該メモリ１１か
ら上述のコードEXMD０ないしEXMD３と一緒
に、第４図図示のコードEXMD４とEXMD５と
が読み出される。このとき、当該第４図図示のコ
ードが情報「01」であつた場合には、コード
EXMD０ないしEXMD３にて指示される制御対
象に対して当該入出力命令が実行されたとき、最
高位レベルの割込みを発生するようにされる。換
言すれば、所定の制御対象に対して所定の入出力
命令を実行した際に、割込みを発生させようとし
た場合には、上記入出力命令制御用メモリ１１上
の所望の番地内に上記コードEXMD４とEXMD
５として情報「01」を記述しておくようにされ
る。同様にコードEXMD４とEXMD５として情
報「10」が記述されていれば、プログラム停止と
なるようにされる。
れるが、本発明の場合には、更に、第４図に示す
如きマイクロ・コードEXMD４とEXMD５とが
附加される。第２図に関連して説明した如く、あ
る入出力命令に対応して指示された外部レジス
タ・アドレスにもとづいて、入出力命令制御用メ
モリ１１が索引されたとして、当該メモリ１１か
ら上述のコードEXMD０ないしEXMD３と一緒
に、第４図図示のコードEXMD４とEXMD５と
が読み出される。このとき、当該第４図図示のコ
ードが情報「01」であつた場合には、コード
EXMD０ないしEXMD３にて指示される制御対
象に対して当該入出力命令が実行されたとき、最
高位レベルの割込みを発生するようにされる。換
言すれば、所定の制御対象に対して所定の入出力
命令を実行した際に、割込みを発生させようとし
た場合には、上記入出力命令制御用メモリ１１上
の所望の番地内に上記コードEXMD４とEXMD
５として情報「01」を記述しておくようにされ
る。同様にコードEXMD４とEXMD５として情
報「10」が記述されていれば、プログラム停止と
なるようにされる。
第５図は本発明の制御態様を表す一実施例構成
を示している。図中の符号１１は第１図および第
２図に対応する入出力命令制御用メモリ、１２は
中央制御装置CCU内の命令制御部、１３は同じ
く割込み制御部、１４はシーケンス制御部、１
５，１６は夫々デコーダ、１７，１８は夫々フリ
ツプ・フロツプ、１９はオア回路を表している。
を示している。図中の符号１１は第１図および第
２図に対応する入出力命令制御用メモリ、１２は
中央制御装置CCU内の命令制御部、１３は同じ
く割込み制御部、１４はシーケンス制御部、１
５，１６は夫々デコーダ、１７，１８は夫々フリ
ツプ・フロツプ、１９はオア回路を表している。
第１図図示の主記憶装置２から読み出された命
令にもとづいて、命令制御部１２は、当該命令が
入出力命令であつた場合に、指示された外部レジ
スタ・アドレスにもとづいて入出力命令制御用メ
モリ１１を索引する。該メモリ１１から読み出さ
れたマイクロコードはデコーダ１５と１６とによ
つて夫々解読される。即ち、第３図図示のコード
はデコーダ１５によつて解読されて、その結果が
命令制御部１２に供給される。即ち、命令制御部
１２は当該解読結果にもとづいて例えばローカ
ル・メモリ（LS）５をアクセスするなどする。
一方、このとき、第４図図示のコードがデコーダ
１６によつて解読される。その結果が例えば「割
込み発生」であればフリツプ・フロツプ１７がセ
ツトされ、割込み制御部１３に通知する。また
「プログラム停止」であれば、オア回路１９を介
してフリツプ・フロツプ１８がセツトされ、シー
ケンス制御部１４に通知される。
令にもとづいて、命令制御部１２は、当該命令が
入出力命令であつた場合に、指示された外部レジ
スタ・アドレスにもとづいて入出力命令制御用メ
モリ１１を索引する。該メモリ１１から読み出さ
れたマイクロコードはデコーダ１５と１６とによ
つて夫々解読される。即ち、第３図図示のコード
はデコーダ１５によつて解読されて、その結果が
命令制御部１２に供給される。即ち、命令制御部
１２は当該解読結果にもとづいて例えばローカ
ル・メモリ（LS）５をアクセスするなどする。
一方、このとき、第４図図示のコードがデコーダ
１６によつて解読される。その結果が例えば「割
込み発生」であればフリツプ・フロツプ１７がセ
ツトされ、割込み制御部１３に通知する。また
「プログラム停止」であれば、オア回路１９を介
してフリツプ・フロツプ１８がセツトされ、シー
ケンス制御部１４に通知される。
(E) 発明の効果
以上説明した如く、本発明によれば、入出力命
令制御用メモリに適宜マイクロコードEXMD４
とEXMD５とを書き込めばよく、プログラム・
ストツプなどの処理を簡単に実行させることが可
能となる。
令制御用メモリに適宜マイクロコードEXMD４
とEXMD５とを書き込めばよく、プログラム・
ストツプなどの処理を簡単に実行させることが可
能となる。
第１図は本発明が適用されるデータ処理装置の
一実施例構成、第２図および第３図は入出力命令
制御用メモリを説明する説明図、第４図は本発明
において入出力命令制御用メモリに記述されるマ
イクロコードの一実施例、第５図は本発明の制御
態様を表す一実施例構成を示す。 図中、１は通信制御装置における中央制御装
置、２は主記憶装置、３−１，３−２は夫々アダ
プタ、４は制御プログラム、１１は入出力命令制
御用メモリ、１２は命令制御部、１３は割込み制
御部、１４はシーケンス制御部を表す。
一実施例構成、第２図および第３図は入出力命令
制御用メモリを説明する説明図、第４図は本発明
において入出力命令制御用メモリに記述されるマ
イクロコードの一実施例、第５図は本発明の制御
態様を表す一実施例構成を示す。 図中、１は通信制御装置における中央制御装
置、２は主記憶装置、３−１，３−２は夫々アダ
プタ、４は制御プログラム、１１は入出力命令制
御用メモリ、１２は命令制御部、１３は割込み制
御部、１４はシーケンス制御部を表す。
Claims (1)
- 【特許請求の範囲】 １ 記憶装置に格納される命令を読み出して処理
を実行する機能を有する制御装置と、 該制御装置により制御される複数のアダプタと
をそなえると共に、 当該制御装置内および上記各アダプタ内に存在
する外部レジスタの読み出しおよび／または書き
込みを行う入出力命令に対応して当該入出力命令
にもとづいてアクセスすべきアクセス先を記述し
た入出力命令制御用メモリをそなえ、 上記入出力命令に対応して当該入出力命令制御
用メモリを索引するデータ処理装置において、 上記入出力命令制御用メモリ内に、上記入出力
命令に対応して、外部レジスタの属性に応じた、
当該入出力命令についての少なくとも割込み発生
指示とプログラム停止指示とを含む実行制御形態
の１つを、上記アクセス先の記述と一緒に、記述
したマイクロコードを、書き込み可能に格納する
よう構成してなり、 上記入出力命令実行時に、入出力命令によつて
指示された外部レジスタ・アドレスにしたがつ
て、上記入出力命令制御用メモリを索引し、 当該索引結果にもとづいて読み出された上記マ
イクロコードを解読し、当該入出力命令に関する
制御を行うようにした ことを特徴とする入出力命令制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59246844A JPS61125653A (ja) | 1984-11-21 | 1984-11-21 | 入出力命令制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59246844A JPS61125653A (ja) | 1984-11-21 | 1984-11-21 | 入出力命令制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61125653A JPS61125653A (ja) | 1986-06-13 |
| JPH0452497B2 true JPH0452497B2 (ja) | 1992-08-24 |
Family
ID=17154543
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59246844A Granted JPS61125653A (ja) | 1984-11-21 | 1984-11-21 | 入出力命令制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61125653A (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54133853A (en) * | 1978-04-08 | 1979-10-17 | Fujitsu Ltd | Microprogram control system |
| JPS5854427A (ja) * | 1981-09-28 | 1983-03-31 | Hitachi Ltd | 入出力制御装置 |
| JPS5918254U (ja) * | 1982-07-27 | 1984-02-03 | 株式会社東芝 | 冷蔵庫のドライヤ構造 |
-
1984
- 1984-11-21 JP JP59246844A patent/JPS61125653A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61125653A (ja) | 1986-06-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |