JPS6217898B2 - - Google Patents
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- Publication number
- JPS6217898B2 JPS6217898B2 JP8469179A JP8469179A JPS6217898B2 JP S6217898 B2 JPS6217898 B2 JP S6217898B2 JP 8469179 A JP8469179 A JP 8469179A JP 8469179 A JP8469179 A JP 8469179A JP S6217898 B2 JPS6217898 B2 JP S6217898B2
- Authority
- JP
- Japan
- Prior art keywords
- flip
- counter
- flop
- output
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000001514 detection method Methods 0.000 claims description 11
- 230000001360 synchronised effect Effects 0.000 claims description 2
- 230000007257 malfunction Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K21/00—Details of pulse counters or frequency dividers
- H03K21/40—Monitoring; Error detection; Preventing or correcting improper counter operation
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
- Manipulation Of Pulses (AREA)
Description
本発明は、リセツトパルスを用いない同期式ユ
ニバーサルカウンタに関するものである。 従来、ユニバーサルカウンタとして第１図のよ
うなものが知られている。これは２進カウンタを
カスケード接続した２n進カウンタ１１のリセツ
ト端子１２を用いたものであり、カウンタ１１の
値が０から順次増加していき、外部から設定され
た２進数Ｎに一致した瞬間にＮの検出回路１４か
らリセツトパルス１５が発生し、カウンタはリセ
ツトされ０に戻り、Ｎ進カウンタとして動作す
る。図中のモノマルチバイブレータ１６は、カウ
ンタ１１のリセツト動作を確実に行なうのに十分
な幅のパルスを得るためのものである。このカウ
ンタ１１は、Ｎ―１から０に戻る時に瞬間的にＮ
を出してしまうため、カウンタ１１の出力を制御
信号として用いるような場合、誤動作の原因とな
る。またリセツト端子１２に入力されるパルス幅
に制限があるため動作速度が遅くなつてしまう。 本発明は、このような従来の欠点を除去しよう
としたものであり、リセツト端子を用いずにＴフ
リツプフロツプのＴ入力を操作することによつて
解決するものである。 以下、図面にもとづいて説明する。 第２図に、本発明の一実施例として、４個のＴ
フリツプフロツプ１を用いたユニバーサルカウン
タの回路構成を示す。外部から設定された２進数
ＮはＮから「１」を差し引くための減算回路１０
に入力され、その出力６はＮ―１検出回路４に導
びかれ、この検出回路４はカウンタ７の値がＮ―
１に一致するかどうかを検出し、一致した時に
「１」を出力し、一致しない時は「０」を出力す
る。この出力とＮの各ビツトN1，N2，N3，N4と
の論理積がS1，S2，S3，S4の制御信号５として各
段の排他的論理和ゲート２に入力されている。 カウンタ７が「０」からカウントアツプしてＮ
―２になるまでは検出回路４の出力が「０」で、
S1，S2，S3，S4の制御信号５はすべて「０」とな
り、したがつてカウンタ７は、第３図に示すよう
に16進カウンタとして動作する。次にカウンタ７
がＮ―１になると検出回路４の出力は「１」とな
り、制御信号５はS1＝N1，S2＝N2，S3＝N3，S4
＝N4となる。カウンタ７の値がＮ―１のときの
各フリツプフロツプ１の値をＱ1N―1，Ｑ2N―1，
Ｑ3N―1，Ｑ4N―1とすると（添字のＮ―１はカウ
ンタ値がＮ―１の状態を表わす）、Ｔ入力８はそ
れぞれ次のようになる。 T1＝１N1 ……(1)式 T2＝Ｑ1N―1N2 ……(2)式 T3＝Ｑ1N―1・Ｑ2N―1N3 ……(3)式 T4＝Ｑ1N―1・Ｑ2N―1・Ｑ3N―1N4 ……(4)式 T1，T2，T3，T4はそれぞれ第２図の各フリツ
プフロツプの入力である。または排他的論理和
を表わす記号であり、ＡＢ＝Ａ・＋・Ｂを
意味する。ここでフリツプフロツプ１の動作が第
１表に表わすように、現在の状態および入力Ｔに
対してクロツク９が一発入力された次の状態Ｑ(1)
がＱ(1)＝ＱＴとなる。従つてカウンタ７のＮ―
１の次の状態Q1(1)，Q2(1)，Q3(1)，
ニバーサルカウンタに関するものである。 従来、ユニバーサルカウンタとして第１図のよ
うなものが知られている。これは２進カウンタを
カスケード接続した２n進カウンタ１１のリセツ
ト端子１２を用いたものであり、カウンタ１１の
値が０から順次増加していき、外部から設定され
た２進数Ｎに一致した瞬間にＮの検出回路１４か
らリセツトパルス１５が発生し、カウンタはリセ
ツトされ０に戻り、Ｎ進カウンタとして動作す
る。図中のモノマルチバイブレータ１６は、カウ
ンタ１１のリセツト動作を確実に行なうのに十分
な幅のパルスを得るためのものである。このカウ
ンタ１１は、Ｎ―１から０に戻る時に瞬間的にＮ
を出してしまうため、カウンタ１１の出力を制御
信号として用いるような場合、誤動作の原因とな
る。またリセツト端子１２に入力されるパルス幅
に制限があるため動作速度が遅くなつてしまう。 本発明は、このような従来の欠点を除去しよう
としたものであり、リセツト端子を用いずにＴフ
リツプフロツプのＴ入力を操作することによつて
解決するものである。 以下、図面にもとづいて説明する。 第２図に、本発明の一実施例として、４個のＴ
フリツプフロツプ１を用いたユニバーサルカウン
タの回路構成を示す。外部から設定された２進数
ＮはＮから「１」を差し引くための減算回路１０
に入力され、その出力６はＮ―１検出回路４に導
びかれ、この検出回路４はカウンタ７の値がＮ―
１に一致するかどうかを検出し、一致した時に
「１」を出力し、一致しない時は「０」を出力す
る。この出力とＮの各ビツトN1，N2，N3，N4と
の論理積がS1，S2，S3，S4の制御信号５として各
段の排他的論理和ゲート２に入力されている。 カウンタ７が「０」からカウントアツプしてＮ
―２になるまでは検出回路４の出力が「０」で、
S1，S2，S3，S4の制御信号５はすべて「０」とな
り、したがつてカウンタ７は、第３図に示すよう
に16進カウンタとして動作する。次にカウンタ７
がＮ―１になると検出回路４の出力は「１」とな
り、制御信号５はS1＝N1，S2＝N2，S3＝N3，S4
＝N4となる。カウンタ７の値がＮ―１のときの
各フリツプフロツプ１の値をＱ1N―1，Ｑ2N―1，
Ｑ3N―1，Ｑ4N―1とすると（添字のＮ―１はカウ
ンタ値がＮ―１の状態を表わす）、Ｔ入力８はそ
れぞれ次のようになる。 T1＝１N1 ……(1)式 T2＝Ｑ1N―1N2 ……(2)式 T3＝Ｑ1N―1・Ｑ2N―1N3 ……(3)式 T4＝Ｑ1N―1・Ｑ2N―1・Ｑ3N―1N4 ……(4)式 T1，T2，T3，T4はそれぞれ第２図の各フリツ
プフロツプの入力である。または排他的論理和
を表わす記号であり、ＡＢ＝Ａ・＋・Ｂを
意味する。ここでフリツプフロツプ１の動作が第
１表に表わすように、現在の状態および入力Ｔに
対してクロツク９が一発入力された次の状態Ｑ(1)
がＱ(1)＝ＱＴとなる。従つてカウンタ７のＮ―
１の次の状態Q1(1)，Q2(1)，Q3(1)，
【表】
Ｑ（１）＝Ｔ・Ｑ￣＋Ｔ￣・Ｑ
＝Ｔ○＋Ｑ
Q4(1)はT1〜T4に第(1)式〜第(4)式を代入して求め
ると次のようになる。 Q1(1)＝T1Ｑ1N―1＝１Ｑ1N―1N1……(5)式 Q2(1)＝T2Ｑ2N―1＝Ｑ1N―1Ｑ2N―1N2
……(6)式 Q3(1)＝T3Ｑ3N―1＝Ｑ1N―1Ｑ2N―1 Ｑ3N―1N3 ……(7)式 Q4(1)＝T4Ｑ4N―1＝Ｑ1N―1Ｑ2N―1 Ｑ3N―1Ｑ4N―1N4 ……(8)式 Q1(1)，Q2(1)，Q3(1)，Q4(1)は第２図の４個のフ
リツプフロツプの出力Q1，Q2，Q3，Q4のＮ―１
の次のタイミングの値（すなわち、Ｎ―１の状態
においてクロツクが１つ入つたときの値）であ
り、Ｑ1N―1，Ｑ2N―1，Ｑ3N―1，Ｑ4N―1は第２図
の４個のフリツプフロツプの出力Q1，Q2，Q3，
Q4のＮ―１のときの値である。 ここで、第２図のＮ―１検出回路４の出力を
「０」に固定した場合を考えてみると、これは通
常の16進カウンタとなるため、Ｎ―１のときの各
フリツプフロツプの出力Ｑ1N―1，Ｑ2N―1，Ｑ3N
―１，Ｑ4N―1に対し、Ｎ―１の次のタイミングに
おける各フリツプフロツプの値Q1(1)′，Q2(1)′，
Q3(1)′，Q4(1)′はＮの各ビツトの値に対応し、次の
ようになる。 Q1(1)′＝N1 ……(9)式 Q2(1)′＝N2 ……(10)式 Q3(1)′＝N3 ……(11)式 Q4(1)′＝N4 ……(12)式 ここでQ1(1)′，Q2(1)′，Q3(1)′，Q4(1)′はＮ―１
検
出回路４を働かないようにした状態、即ち出力を
「０」に固定した場合におけるカウンタ７のＮ―
１の次のタイミングの各フリツプフロツプの出力
を表わす。 一方、検出回路４の出力を「０」に固定した場
合におけるT′1〜T′4は、S1〜S4が「０」であるの
で次のようになる。 T′1＝１ ……(13)式 T′2＝Ｑ1N―1 ……(14)式 T′3＝Ｑ1N―1・Ｑ2N―1 ……(15)式 T′4＝Ｑ1N―1・Ｑ2N―1・Ｑ3N―1 ……(16)式 ここでT′1，T′2，T′3，T′4はＮ―１検出回路４
の出力を「０」に固定した場合における各フリツ
プフロツプの入力である。従つてＱ(1)′＝ＴＱ
の式に(13)〜(16)式を代入すると共に(9)〜(12)式を
用いると次の式が成り立つ。 Q1(1)′＝T′1Ｑ1N―1＝１Ｑ1N―1＝N1
……(17)式 Q2(1)′＝T′2Ｑ2N―1＝Ｑ1N―1 Ｑ2N―1＝N2 ……(18)式 Q3(1)′＝T′3Ｑ3N―1＝Ｑ1N―1 ・Ｑ2N―1Ｑ3N―1＝N3 ……(19)式 Q4(1)′＝T′4Ｑ4N―1＝Ｑ1N―1 ・Ｑ2N―1・Ｑ3N―1Ｑ4N―1＝N4 ……(20)式 この(17)〜(20)式を(5)〜(8)式に代入すると、 Q1(1)＝１Ｑ1N―1＋N1＝N1N1＝０……(21)式 Q2(1)＝Ｑ1N―1Ｑ2N―1＋N2＝N2N2＝０
……(22)式 Q3(1)＝Ｑ1N―1・Ｑ2N―1Ｑ3N―1 ＋N3＝N3N3＝０ ……(23)式 Q4(1)＝Ｑ1N―1・Ｑ2N―1
＝Ｔ○＋Ｑ
Q4(1)はT1〜T4に第(1)式〜第(4)式を代入して求め
ると次のようになる。 Q1(1)＝T1Ｑ1N―1＝１Ｑ1N―1N1……(5)式 Q2(1)＝T2Ｑ2N―1＝Ｑ1N―1Ｑ2N―1N2
……(6)式 Q3(1)＝T3Ｑ3N―1＝Ｑ1N―1Ｑ2N―1 Ｑ3N―1N3 ……(7)式 Q4(1)＝T4Ｑ4N―1＝Ｑ1N―1Ｑ2N―1 Ｑ3N―1Ｑ4N―1N4 ……(8)式 Q1(1)，Q2(1)，Q3(1)，Q4(1)は第２図の４個のフ
リツプフロツプの出力Q1，Q2，Q3，Q4のＮ―１
の次のタイミングの値（すなわち、Ｎ―１の状態
においてクロツクが１つ入つたときの値）であ
り、Ｑ1N―1，Ｑ2N―1，Ｑ3N―1，Ｑ4N―1は第２図
の４個のフリツプフロツプの出力Q1，Q2，Q3，
Q4のＮ―１のときの値である。 ここで、第２図のＮ―１検出回路４の出力を
「０」に固定した場合を考えてみると、これは通
常の16進カウンタとなるため、Ｎ―１のときの各
フリツプフロツプの出力Ｑ1N―1，Ｑ2N―1，Ｑ3N
―１，Ｑ4N―1に対し、Ｎ―１の次のタイミングに
おける各フリツプフロツプの値Q1(1)′，Q2(1)′，
Q3(1)′，Q4(1)′はＮの各ビツトの値に対応し、次の
ようになる。 Q1(1)′＝N1 ……(9)式 Q2(1)′＝N2 ……(10)式 Q3(1)′＝N3 ……(11)式 Q4(1)′＝N4 ……(12)式 ここでQ1(1)′，Q2(1)′，Q3(1)′，Q4(1)′はＮ―１
検
出回路４を働かないようにした状態、即ち出力を
「０」に固定した場合におけるカウンタ７のＮ―
１の次のタイミングの各フリツプフロツプの出力
を表わす。 一方、検出回路４の出力を「０」に固定した場
合におけるT′1〜T′4は、S1〜S4が「０」であるの
で次のようになる。 T′1＝１ ……(13)式 T′2＝Ｑ1N―1 ……(14)式 T′3＝Ｑ1N―1・Ｑ2N―1 ……(15)式 T′4＝Ｑ1N―1・Ｑ2N―1・Ｑ3N―1 ……(16)式 ここでT′1，T′2，T′3，T′4はＮ―１検出回路４
の出力を「０」に固定した場合における各フリツ
プフロツプの入力である。従つてＱ(1)′＝ＴＱ
の式に(13)〜(16)式を代入すると共に(9)〜(12)式を
用いると次の式が成り立つ。 Q1(1)′＝T′1Ｑ1N―1＝１Ｑ1N―1＝N1
……(17)式 Q2(1)′＝T′2Ｑ2N―1＝Ｑ1N―1 Ｑ2N―1＝N2 ……(18)式 Q3(1)′＝T′3Ｑ3N―1＝Ｑ1N―1 ・Ｑ2N―1Ｑ3N―1＝N3 ……(19)式 Q4(1)′＝T′4Ｑ4N―1＝Ｑ1N―1 ・Ｑ2N―1・Ｑ3N―1Ｑ4N―1＝N4 ……(20)式 この(17)〜(20)式を(5)〜(8)式に代入すると、 Q1(1)＝１Ｑ1N―1＋N1＝N1N1＝０……(21)式 Q2(1)＝Ｑ1N―1Ｑ2N―1＋N2＝N2N2＝０
……(22)式 Q3(1)＝Ｑ1N―1・Ｑ2N―1Ｑ3N―1 ＋N3＝N3N3＝０ ……(23)式 Q4(1)＝Ｑ1N―1・Ｑ2N―1
Claims (1)
- １ ｎ個のＴフリツプフロツプと前記各Ｔフリツ
プフロツプの出力とＴ入力の論理積をとるｎ個の
第１のゲートよりなり、前記ｎ個の第１のゲート
の出力を次段のＴフリツプフロツプの前記Ｔ入力
した同期式２n進カウンタと、前記第１のゲート
と前記ＴフリツプフロツプのＴ入力の間にそれぞ
れ設けられ、前記第１のゲートの出力が一方の入
力端に入力され、出力が前記Ｔ入力に接続された
ｎ個の排他的論理和ゲートと、外部から設定され
た２進数Ｎに対し、前記カウンタのＮ―１の状態
を検出するＮ―１の検出回路と、前記検出回路の
検出出力を入力し、前記２進数Ｎの各ビツト信号
を前記排他的論理和ゲートの他方の入力端に各々
供給するｎ個の第２のゲートとから構成されるこ
とを特徴とする同期式ユニバーサルカウンタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8469179A JPS568924A (en) | 1979-07-04 | 1979-07-04 | Synchronous type universal counter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8469179A JPS568924A (en) | 1979-07-04 | 1979-07-04 | Synchronous type universal counter |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS568924A JPS568924A (en) | 1981-01-29 |
| JPS6217898B2 true JPS6217898B2 (ja) | 1987-04-20 |
Family
ID=13837684
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8469179A Granted JPS568924A (en) | 1979-07-04 | 1979-07-04 | Synchronous type universal counter |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS568924A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58171129A (ja) * | 1982-03-31 | 1983-10-07 | Matsushita Electric Ind Co Ltd | プログラマブル分周回路 |
| US4891827A (en) * | 1988-03-07 | 1990-01-02 | Digital Equipment Corporation | Loadable ripple counter |
-
1979
- 1979-07-04 JP JP8469179A patent/JPS568924A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS568924A (en) | 1981-01-29 |
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