JPS62183094A - 半導体メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はアクセスタイムの向上および消費電力の低減が
可能な半導体メモリ装置に関するものである。

〔従来の技術〕

第２図は従来の半導体メモリ装置を示すブロック図であ
る。同図において、■はマトリクス状に配列し、その詳
細な回路を第２図に示すメモリセル、２ａおよび２ｂは
相補的な関係にある一対のビット線、３は選択時に同一
行上にあるメモリセルｌを活性化するワード線、４は行
アドレス情報を解読する行デコーダ、５は行アドレス信
号線、６ａおよび６ｂは前記ビット線２ａおよび２ｂに
それぞれ接続するビット線負荷、７は電源端子である。

なお、第３図に示すメモリセル１において、８ａおよび
８ｂはＭＯ３Ｉ−ランジスタ、抵抗などで構成する負荷
素子、９ａおよび９ｂはインバータトランジスタ、１０
ａおよび１０ｂはアクセストランジスタ、ｌｌａおよび
ｌｌｂはメモリセル１のストアノードである。

次に、上記構成による半導体メモリ装置の動作について
、−例として、ストアノードｌｌａおよび１１ｂがそれ
ぞれ“Ｈ”レベルおよび“Ｌ”レベルに書き込まれてい
る場合について説明する。

まず、読み出しの場合には読み出そうとするセルのアド
レス情報をアドレス信号線５に入力すると、行デコーダ
４を通し、所望のワード綿３を活性化する。そして、こ
のワード線３が活性化されると、″Ｌ″レベルをストア
しているアクセストランジスタ１０ｂが導通する。この
ため、電源端子７からビット線負荷６ｂ、　　ビット線
２ｂ、アクセストランジスタ１０ｂ、インバータトラン
ジスタ９ｂの経路を電流が流れ、読み出すことができる
。

この構成による半導体メモリ装置は同−行上のすべての
メモリセルが活性化されるので、全列に電源からメモリ
セルに電流が流れ込み、コラム数の多い大容量スタティ
ックＲＡＭを構成する場合、消費電流が太き（なる。そ
こで、消費電流を少な（するため、従来、第４図に示す
半導体メモリ装置が提案されている。この場合、行デコ
ーダ４をメモリセルプレーンの中央に配し、ワード線を
左側ワード線３ａおよび右側ワード線３ｂに分割し、左
右のメモリセル群の選択された方のメモリセル群のワー
ド線のみ活性化することにより、全列の内、半数の列に
だけ電流バスを生じさせるものである。なお、１２ａお
よび１２ｂはそれぞれ左側ワード線３ａあるいは右側ワ
ード線３ｂを選択するアンドゲート、１３ａおよび１３
ｂはそれぞれこのアンドゲート１２ａおよび１２ｂを開
状態にするゲート信号線である。

次に、第５図は第４図の思想に基づいて構成した従来の
半導体メモリ装置を示す配置図である。

この場合、行デコーダ４ａおよび４ｂを複数列配置し、
ワード線３ａ〜３ｄをその倍数だけ分割し、直流電流路
のできる数を減少させるものである。

〔発明が解決しようとする問題点〕

しかしながら、従来の半導体メモリ装置は数多くの行デ
コーダを設ける必要がある。このため、チップ面積の増
大を招き、速度性能や歩留まりを損なうなどの欠点があ
った。

従って、本発明の目的は、高速で、しかも低消費電力の
大容量の半導体メモリ装置を提供するものである。

〔問題点を解決するための手段〕

このような目的を達成するために本発明は、メモリセル
をマトリクス状の配置したメモリセルアレイを列方向に
分割して配列した複数のメモリセル群と、この複数のメ
モリセル群の各々に対応して設けられ各メモリセル群の
うちの特定のものを選択するメモリセル群選択線と、ア
クセスすべきメモリセル群の行アドレス情報を解読する
行デコーダと、この行デコーダの出力端子に接続され複
数のメモリセル群に亘って配置された前置ワード線と、
複数のメモリセル群の各々に対応して設けられメモリセ
ル群選択線の選択信号と前置ワード線の出力信号とに基
づいて活性化される分割ワード線とを備え、前置ワード
線をアルミニウムで形成するようにしたものである。

〔作用〕

本発明に係る半導体メモリ装置は高速で、しかも低消費
電力である。

〔実施例〕

第１図は、本発明に係わる半導体メモリ装置の一実施例
を示すブロック図であり、−例として、列方向に３個に
分割したメモリセル群Ｌａ、ｌｂおよび１ｃを配置した
場合を示す。同図において、１４ａ、１４ｂおよび１４
ｃはこのメモリセル群１ａ〜ＩＣを選択するメモリセル
群選択線、１５は分割ワード線としてのワード線３ａ〜
３Ｃと同一方向に並行して配置した前置ワード線、１６
ａ、１６ｂおよび１６ｃは入力端子がそれぞれ前置ワー
ド線１５とメモリセル群選択線１４２〜１４Ｃに接続し
、出力端子がそれぞれワード線３ａ〜３Ｃに接続するア
ンドゲートである。

なお、メモリセル面積を低減させるために、ワード線３
ａ〜３ｃはＭＯＳ）ランジスタ１０ａおよび１０ｂのゲ
ートと同一層のポリシリコン層で形成する一方、前置ワ
ード線１５はこのワード線３ａ〜３Ｃであるこのポリシ
リコン層とは別のアルミニウム配線層で形成する。

次に、上記構成による半導体メモリ装置の動作について
説明する。まず、例えばメモリセル群ｌａ内のメモリセ
ルを選択する場合、アクセスすべきメモリセル群１ａの
行アドレス情報を行デコーダ４で解読し、前置ワード線
１５の１本を活性化する。そして、メモリセル群選択線
１４ａに選択信号を加えると、アンドゲート１６ａが開
き、ワード線３ａを活性化する。したがって、図示せぬ
電源から図示せぬビット線を経て、メモリセル群１ａへ
流れ込むコラム電流が流れるのは選択されたメモリセル
群ｌａ内にあるコラムのみである。

なお、以上はメモリセル群ｌａ内のメモリセルの選択に
ついて説明したが、他のメモリセル群１ｂおよびＩＣに
ついても同様にできることはもちろんである。さらに、
メモリセル群を３個に分割した場合について説明したが
Ｎ個（Ｎ≧２）に分割しても同様にできることはもちろ
んである。また、前置ワード線１５のみを低抵抗材料で
構成しておけば、ワード線は抵抗が多少大きくても長さ
が短いため容量が小さく、高速にメモリセルをアクセス
することができる。また、アンドゲート１６ａ〜１６Ｃ
は入力端子が２個、出力端子が１個のため、回路構成が
簡単になるので、チップ面積の増大を無視することがで
きる。また、行デコーダ４はチップの中央に配置しても
よく、チップの端に配置してもよいことはもちろんであ
る。また、以上の実施例では行デコーダをチップの端に
配置したが、チップの中央に設けてもよいことはもちろ
んである。

以上詳細に説明したように、本発明に係わる半導体メモ
リ装置によれば、メモリセルの選択を前置ワード線とワ
ード線の２段階に分けて行なうように、行選択を階層的
に行なうため、列の直流電流路のある列数を減少するこ
とができるので、高速で、しかも低消費電力の大容量の
半導体メモリ装置を構成することができる効果がある。

〔発明の効果〕

以上説明したように本発明は、メモリセルの選択を前置
ワード線と分割ワード線の２段階に分けて行なうように
したことにより、直流電流路のある列数を減少すること
ができるので、高速で且つ低消費電力の大容量の半導体
メモリ装置を得ることができる効果がある。

【図面の簡単な説明】

第１図は本発明に係わる半導体メモリ装置の一実施例を
示すブロック図、第２図はメモリセルの詳細な回路図、
第３図は従来の半導体メモリ装置を示すブロック図、第
４図は従来の他の半導体メモリ装置を示すブロック図、
第５図は従来の他の半導体メモリ装置を示す配置図であ
る。 １ａ〜ＩＣ・・・メモリセル群、３ａ〜３Ｃ・・・ワー
ド線、４・・・行デコーダ、１４ａ〜１４ｃ・・・メモ
リセル群選択線、１５・・・前置ワード線、１６ａ〜１
６Ｃ・・・アンドゲート。

Claims (1)

【特許請求の範囲】
1. 　メモリセルをマトリクス状に配置したメモリセルアレ
   イを列方向に分割して配列した複数のメモリセル群と、
   この複数のメモリセル群の各々に対応して設けられ各メ
   モリセル群のうちの特定のものを選択するメモリセル群
   選択線と、アクセスすべきメモリセル群の行アドレス情
   報を解読する行デコーダと、この行デコーダの出力端子
   に接続され前記複数のメモリセル群に亘って配置された
   前置ワード線と、前記複数のメモリセル群の各々に対応
   して設けられ前記メモリセル群選択線の選択信号と前記
   前置ワード線の出力信号とに基づいて活性化される分割
   ワード線とを備え、前記前置ワード線をアルミニウムで
   形成したことを特徴とする半導体メモリ装置。