JPS62186567A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS62186567A JPS62186567A JP2935486A JP2935486A JPS62186567A JP S62186567 A JPS62186567 A JP S62186567A JP 2935486 A JP2935486 A JP 2935486A JP 2935486 A JP2935486 A JP 2935486A JP S62186567 A JPS62186567 A JP S62186567A
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- oxide film
- polycrystalline silicon
- gate electrode
- floating gate
- annealing
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- Pending
Links
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置の製造方法に関する。
従来、２層多結晶シリコンゲート構造を有するＥＰＲＯ
Ｍ、ＥＥＰＲＯＭデバイスは多結晶シリコンの熱酸化膜
を層間絶縁膜として用いている。
Ｍ、ＥＥＰＲＯＭデバイスは多結晶シリコンの熱酸化膜
を層間絶縁膜として用いている。
絶縁膜としての多結晶シリコンの酸化膜は、単結晶シリ
コンの酸化膜に比べ電気的特性の劣っていることがしば
しば問題になる。これは酸化膜と多結晶シリコン界面が
凹凸になっておシ、平坦性が悪く、このような界面があ
る曲率な持つために酸化膜中の電界が局所的に強くなシ
酸化膜の絶縁破壊強度低下や、浮遊ゲート電極に蓄えら
れた電荷の散失現象等の電気的特性劣化を生じると考え
られている。
コンの酸化膜に比べ電気的特性の劣っていることがしば
しば問題になる。これは酸化膜と多結晶シリコン界面が
凹凸になっておシ、平坦性が悪く、このような界面があ
る曲率な持つために酸化膜中の電界が局所的に強くなシ
酸化膜の絶縁破壊強度低下や、浮遊ゲート電極に蓄えら
れた電荷の散失現象等の電気的特性劣化を生じると考え
られている。
この平坦性を改善するため、従来１０００℃以上の高温
酸化で多結晶シリコン上に酸化膜を形成していた。、し
かし％ＥＥＰＲＯＭ、ＢＰＲＯＭ メモリーセル等の素
子の微細化に伴なう絶縁膜の薄膜化、プロセスの低温化
が必須になってくると従来の酸化膜形成方法では多くの
不具合点がある。例えば１０００℃以上の高温でゲート
電極となる多結晶シリコン上に酸化膜を形成すると酸化
の間に多結晶シリコン中に導入されている不純物、例え
ばリンが多結晶シリコン下にある５０〜１００人の薄い
ゲート酸化膜中へ多量に拡散されたり、更にゲート酸化
膜を突き抜けたシして、ゲート酸化膜の絶縁耐圧劣化等
を生じる。又、不純物の拡散、突き抜けを防ぐため、多
結晶シリコン中の不純物濃度を下げると多結晶シリコン
の抵抗が高くなシ、電気的特性が悪化するという問題点
があり几。
酸化で多結晶シリコン上に酸化膜を形成していた。、し
かし％ＥＥＰＲＯＭ、ＢＰＲＯＭ メモリーセル等の素
子の微細化に伴なう絶縁膜の薄膜化、プロセスの低温化
が必須になってくると従来の酸化膜形成方法では多くの
不具合点がある。例えば１０００℃以上の高温でゲート
電極となる多結晶シリコン上に酸化膜を形成すると酸化
の間に多結晶シリコン中に導入されている不純物、例え
ばリンが多結晶シリコン下にある５０〜１００人の薄い
ゲート酸化膜中へ多量に拡散されたり、更にゲート酸化
膜を突き抜けたシして、ゲート酸化膜の絶縁耐圧劣化等
を生じる。又、不純物の拡散、突き抜けを防ぐため、多
結晶シリコン中の不純物濃度を下げると多結晶シリコン
の抵抗が高くなシ、電気的特性が悪化するという問題点
があり几。
本発明の目的は上記問題点を除去し、絶縁耐圧の向上し
定半導体装置の製造方法を提供することにある。
定半導体装置の製造方法を提供することにある。
本発明の半導体装置の製造方法は、半導体基板の一主面
上にゲート酸化膜を形成する工程と、このゲート酸化膜
上に不純物を導入した多結晶シリコン層を設けたのちパ
ターニングして浮遊ゲート電極を形成する工程と、この
浮遊ゲート電極を高温短時間アニールする工程と、アニ
ールされた浮遊ゲート電極上に酸化膜を形成する工程と
、この酸化膜上に不純物を導入した多結晶シリコン層を
設けたのちバターニングして制御ゲート電極を形成する
工程とを含んで構成される。
上にゲート酸化膜を形成する工程と、このゲート酸化膜
上に不純物を導入した多結晶シリコン層を設けたのちパ
ターニングして浮遊ゲート電極を形成する工程と、この
浮遊ゲート電極を高温短時間アニールする工程と、アニ
ールされた浮遊ゲート電極上に酸化膜を形成する工程と
、この酸化膜上に不純物を導入した多結晶シリコン層を
設けたのちバターニングして制御ゲート電極を形成する
工程とを含んで構成される。
次に本発明の実施例について図面を参照して説明する。
第１図（ａｌ〜（Ｃ）は、本発明の一実施例を説明する
ために工程順に示した断面図である。
ために工程順に示した断面図である。
先ず、第１図（ａｌに示すようにシリコン基板１上に５
０〜１００人の薄いゲート酸化膜２を設ける。
０〜１００人の薄いゲート酸化膜２を設ける。
続いてゲート酸化膜２上に不純物としてリンを含む多結
晶シリコン層を形成した後、フォトエツチング法を用す
てこの多結晶シリコン層をバターニングし浮遊ゲート電
極３を形成する。
晶シリコン層を形成した後、フォトエツチング法を用す
てこの多結晶シリコン層をバターニングし浮遊ゲート電
極３を形成する。
次に第１図（１））に示すように、浮遊ゲート電極３を
高温、短時間アニールする。アニール温度は１０５０℃
〜１２５０℃、アニール時間は１０秒〜６０秒の条件で
行なうのが最も効果的である。高温。
高温、短時間アニールする。アニール温度は１０５０℃
〜１２５０℃、アニール時間は１０秒〜６０秒の条件で
行なうのが最も効果的である。高温。
短時間アニールには、フラッシュランプアニール。
レーザービームアニール、電子ビームアニール等を用い
ることができる。浮遊ゲート電極３のアニールは酸化膜
を形成する側面もアニールする必要がある。
ることができる。浮遊ゲート電極３のアニールは酸化膜
を形成する側面もアニールする必要がある。
次に第１図（Ｃ）に示すように１０００℃以下の低温例
えば９００℃〜９５０℃で酸化し浮遊ゲート電極３上に
酸化膜５を形成する。続いて多結晶シリコン層を全面に
形成し、パターニングして制御ゲート電極６を形成する
。以下常法に従って半導体記憶装置を完成させる。
えば９００℃〜９５０℃で酸化し浮遊ゲート電極３上に
酸化膜５を形成する。続いて多結晶シリコン層を全面に
形成し、パターニングして制御ゲート電極６を形成する
。以下常法に従って半導体記憶装置を完成させる。
このようにして形成された本実施例においては、浮遊ゲ
ート電極３と酸化膜５との界面の凹凸は高温短時間アニ
ールのためになくｈｈ平坦化される。
ート電極３と酸化膜５との界面の凹凸は高温短時間アニ
ールのためになくｈｈ平坦化される。
次に多結晶シリコンからなる浮遊ゲート電極の高温短時
間アニールの望ましい条件について説明する。
間アニールの望ましい条件について説明する。
第２図は第１図ｔａｌのように構成した半導体チップを
加熱した場合の熱処理時間とリンを含む多結晶シリコン
層からのゲート酸化膜へのリンの拡散量との関係を示す
図である。尚、リンの拡散量は多結晶シリコン層中にリ
ンを拡散した直後にゲート酸化膜２中に拡散されたリン
の量を１として規格化しである。
加熱した場合の熱処理時間とリンを含む多結晶シリコン
層からのゲート酸化膜へのリンの拡散量との関係を示す
図である。尚、リンの拡散量は多結晶シリコン層中にリ
ンを拡散した直後にゲート酸化膜２中に拡散されたリン
の量を１として規格化しである。
従来、多結晶シリコンからなる浮遊ゲート電極上に酸化
膜を形成する為の酸化条件（１０５０℃。
膜を形成する為の酸化条件（１０５０℃。
２０分）でのゲート酸化膜へのリンの拡散量は第２図に
示し九ように４であう几。従って１２００℃のアニール
を行う場合は６０秒以下とする必要がある。
示し九ように４であう几。従って１２００℃のアニール
を行う場合は６０秒以下とする必要がある。
第１図（Ｃ１における酸化膜５（第２のゲート酸化膜）
は浮遊ゲート電極３と制御ゲート電極６との絶縁を保つ
ため、約５ ＭＶ ／ ｃｍ以上の絶縁耐圧が必要にな
る。通常の９００〜１０００℃の酸化温度で多結晶シリ
コン層上に３００〜５００人の酸化膜を形成した時の絶
縁耐圧は５ ＭＶ ／ ｃｍ以下である。
は浮遊ゲート電極３と制御ゲート電極６との絶縁を保つ
ため、約５ ＭＶ ／ ｃｍ以上の絶縁耐圧が必要にな
る。通常の９００〜１０００℃の酸化温度で多結晶シリ
コン層上に３００〜５００人の酸化膜を形成した時の絶
縁耐圧は５ ＭＶ ／ ｃｍ以下である。
この為従来は１０００〜１２００℃、１０〜２０分の酸
化条件にて酸化膜を形成していた。
化条件にて酸化膜を形成していた。
一方、９５０〜１２００℃の短時間アニールを行っ几後
、多結晶シリコン層を９５０℃で３０分間酸化すると第
３図に示すような絶縁耐圧曲線が得られる。すなわち、
この場合５ ＭＶ ７ｃｍ以上の絶縁耐圧を有する酸化
膜を得るには１０５０℃では約６０秒、又１２００℃で
は３０秒以上の短時間アニールを行えばよいことになる
。
、多結晶シリコン層を９５０℃で３０分間酸化すると第
３図に示すような絶縁耐圧曲線が得られる。すなわち、
この場合５ ＭＶ ７ｃｍ以上の絶縁耐圧を有する酸化
膜を得るには１０５０℃では約６０秒、又１２００℃で
は３０秒以上の短時間アニールを行えばよいことになる
。
以上述べたように多結晶シリコンからなる浮遊ゲート電
極の高温短時間アニールの条件は１０５０〜１２００℃
、３０〜６０秒が最も適していることになる。
極の高温短時間アニールの条件は１０５０〜１２００℃
、３０〜６０秒が最も適していることになる。
以上説明したように本発明は浮遊ゲート電極を高温短時
間アニールしたのち低温で酸化膜を形成することにより
、酸化膜と多結晶シリコン膜界面の平坦性が良く、絶縁
破壊強度の低下や浮遊ゲートに蓄えられた電荷の散失現
象等がない良好な膜質の酸化膜を有する半導体装置が得
られる効果がある。
間アニールしたのち低温で酸化膜を形成することにより
、酸化膜と多結晶シリコン膜界面の平坦性が良く、絶縁
破壊強度の低下や浮遊ゲートに蓄えられた電荷の散失現
象等がない良好な膜質の酸化膜を有する半導体装置が得
られる効果がある。
第１図（ａｌ〜（Ｃ１は本発明の一実施例を説明するた
めの工程順に示した半導体チップの断面図、第２図は熱
処理時間とゲート酸化膜へのリン拡散量との関係を示す
図、第３図はアニール温度と絶縁耐圧との関係を示す図
である。 ｌ・・・・・・シリコン基板、２・・・・・・ゲート酸
化膜、３・・・・・・浮遊ゲート電極、５・・・・・・
酸化膜、６・・曲・制御ゲート電極。 峯１回
めの工程順に示した半導体チップの断面図、第２図は熱
処理時間とゲート酸化膜へのリン拡散量との関係を示す
図、第３図はアニール温度と絶縁耐圧との関係を示す図
である。 ｌ・・・・・・シリコン基板、２・・・・・・ゲート酸
化膜、３・・・・・・浮遊ゲート電極、５・・・・・・
酸化膜、６・・曲・制御ゲート電極。 峯１回
Claims (1)
- 半導体基板の一主面上にゲート酸化膜を形成する工程と
、前記ゲート酸化膜上に不純物を導入した多結晶シリコ
ン層を設けたのちパターニングして浮遊ゲート電極を形
成する工程と、前記浮遊ゲート電極を高温短時間アニー
ルする工程と、アニールされた前記浮遊ゲート電極上に
酸化膜を形成する工程と、前記酸化膜上に不純物を導入
した多結晶シリコン層を設けたのちパターニングして制
御ゲート電極を形成する工程とを含むことを特徴とする
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2935486A JPS62186567A (ja) | 1986-02-12 | 1986-02-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2935486A JPS62186567A (ja) | 1986-02-12 | 1986-02-12 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62186567A true JPS62186567A (ja) | 1987-08-14 |
Family
ID=12273872
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2935486A Pending JPS62186567A (ja) | 1986-02-12 | 1986-02-12 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62186567A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4345007A1 (de) * | 1993-01-20 | 1994-07-21 | Mitsubishi Electric Corp | Verfahren zur Herstellung einer Halbleitereinrichtung mit einer einkristallinen Siliziumschicht |
-
1986
- 1986-02-12 JP JP2935486A patent/JPS62186567A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4345007A1 (de) * | 1993-01-20 | 1994-07-21 | Mitsubishi Electric Corp | Verfahren zur Herstellung einer Halbleitereinrichtung mit einer einkristallinen Siliziumschicht |
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