JPS62191886A - 画像表示回路 - Google Patents
画像表示回路Info
- Publication number
- JPS62191886A JPS62191886A JP61034736A JP3473686A JPS62191886A JP S62191886 A JPS62191886 A JP S62191886A JP 61034736 A JP61034736 A JP 61034736A JP 3473686 A JP3473686 A JP 3473686A JP S62191886 A JPS62191886 A JP S62191886A
- Authority
- JP
- Japan
- Prior art keywords
- pixel
- data
- memory
- display circuit
- converter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 claims description 22
- 238000000034 method Methods 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
Landscapes
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、ラスクスキャン方式のグラフィックディス
プレイ装置に使う画像表示回路（こ関する。
プレイ装置に使う画像表示回路（こ関する。
パターン描写の走査に、ラスクスキン方式を採用した従
来の画像表示回路の一般的構成を第１図に示す。
来の画像表示回路の一般的構成を第１図に示す。
図の画像メモリーは、表示すべき画像の各画素に対応し
たデータを１画素当りｍビットの容量で格納する低速の
メモリである。
たデータを１画素当りｍビットの容量で格納する低速の
メモリである。
この画像メモリのデータを、順次、ｎ画素分間時に読出
し、Ｐ／Ｓ変換器２によりパラレル／シリアス変換後、
１ワード（Ｑ、Ｒ＋ｌＧ＋ｌＢ）ビットで２″′ワード
構成の高速メモリを用いたルックアップテーブル３に入
力する。次に、各画素のデータをアドレスとするテーブ
ル３からのデジタル出力をＤ／Ａ変換器４によりアナロ
グ（こ変換し、賓 Ｒ，Ｇ、Ｂのカラーアナログ映像を得てＣＲＴ 素子等
に表示するのが・ａ末の表示回路である。
し、Ｐ／Ｓ変換器２によりパラレル／シリアス変換後、
１ワード（Ｑ、Ｒ＋ｌＧ＋ｌＢ）ビットで２″′ワード
構成の高速メモリを用いたルックアップテーブル３に入
力する。次に、各画素のデータをアドレスとするテーブ
ル３からのデジタル出力をＤ／Ａ変換器４によりアナロ
グ（こ変換し、賓 Ｒ，Ｇ、Ｂのカラーアナログ映像を得てＣＲＴ 素子等
に表示するのが・ａ末の表示回路である。
か＼る構成の１１稼表示回路は、ルックアップテーブル
３のアクセスタイムが１画素を表示する時間以下でなけ
ればならず、従って、ルックアップテーブルには、通常
、高速の論理回路として知られるバイポーラトランジス
タのＥＣＬ（ｅｍｉ ｔｔｅｒｃｏｕｐｌｅｄ ｌｏ
ｇｉｃ）メモリが使用されているが、このメモリはＭＯ
Ｓメモリ等の低速メモリに比較して周辺のハードウェア
量が多いため高価である。
３のアクセスタイムが１画素を表示する時間以下でなけ
ればならず、従って、ルックアップテーブルには、通常
、高速の論理回路として知られるバイポーラトランジス
タのＥＣＬ（ｅｍｉ ｔｔｅｒｃｏｕｐｌｅｄ ｌｏ
ｇｉｃ）メモリが使用されているが、このメモリはＭＯ
Ｓメモリ等の低速メモリに比較して周辺のハードウェア
量が多いため高価である。
また、ＥＣＬメモリは、低速の論理回路として用いられ
るＴＴＬと違って、ＴＴＬ電源のほかに定電流源を必要
とし、従って、回路構成のトータルコストが高くつくと
云う問題がある。
るＴＴＬと違って、ＴＴＬ電源のほかに定電流源を必要
とし、従って、回路構成のトータルコストが高くつくと
云う問題がある。
この発明は、かへる問題点を無くすことを目的としてい
る。
る。
この発明は、第１図に示すように、ルックアップテーブ
ル３の使用数を画素数と同じｎ個とし、このテーブルを
、１画素当りのデータ格納容量がｍビットの画像メモリ
１と、Ｐ／Ｓ変換器２との間に接続することを特徴とす
る。なお、ルックアップテーブル３の画像メモリ１に対
する接続は、画像メモリより同時に読出されるが画素の
データのうち、第１の画素のデータｍビットをアドレス
として第１のルックアップテーブルへ、第２の画素のデ
ータｍビットを第２のルックアップテーブルへと云う具
合に、各画素のデータが異なるルックアップテーブルに
別々に入力されるように行う。
ル３の使用数を画素数と同じｎ個とし、このテーブルを
、１画素当りのデータ格納容量がｍビットの画像メモリ
１と、Ｐ／Ｓ変換器２との間に接続することを特徴とす
る。なお、ルックアップテーブル３の画像メモリ１に対
する接続は、画像メモリより同時に読出されるが画素の
データのうち、第１の画素のデータｍビットをアドレス
として第１のルックアップテーブルへ、第２の画素のデ
ータｍビットを第２のルックアップテーブルへと云う具
合に、各画素のデータが異なるルックアップテーブルに
別々に入力されるように行う。
この回路構成によれば、画、象メモリ１から読出された
ｎ画素分のデータが、同一内容を記憶したｎ個のルック
アップテーブル３に、画素ごとに区別して入力される。
ｎ画素分のデータが、同一内容を記憶したｎ個のルック
アップテーブル３に、画素ごとに区別して入力される。
また、゛ルックアップテーブル３からは、個々のテーブ
ルの出力がＲ，ＧＸ Ｂに対応するＬＲ％ Ｑ、Ｇ％
ＱＪＢビットであり、そのテーブルが総数でｎ個あるた
めに、全体でｎｃＱ、ＲｌＱ、ＧｌＱＪＢ）ビットとな
るデータが出力され、このが画素分のデータの中から、
Ｐ／Ｓ変換器２によるパラレル／シリアル変換により１
画素分のデータが順次取り出され、それが変換器４によ
りＤ／Ａ変換されてＲ，Ｇ、Ｂのカラーアナログ映像信
号となり、ＣＲＴ等の表示素子に表示される。
ルの出力がＲ，ＧＸ Ｂに対応するＬＲ％ Ｑ、Ｇ％
ＱＪＢビットであり、そのテーブルが総数でｎ個あるた
めに、全体でｎｃＱ、ＲｌＱ、ＧｌＱＪＢ）ビットとな
るデータが出力され、このが画素分のデータの中から、
Ｐ／Ｓ変換器２によるパラレル／シリアル変換により１
画素分のデータが順次取り出され、それが変換器４によ
りＤ／Ａ変換されてＲ，Ｇ、Ｂのカラーアナログ映像信
号となり、ＣＲＴ等の表示素子に表示される。
この発明の目的は、上述のデータ処理過程において、画
像メモリからのデータが、画素ごとに区別してｎ個のル
ックアップテーブルに入力されることにより達成される
。即ち、このような入力方式を採ると、ルックアップテ
ーブルは、使用数が従来に比してｎ倍に増加するが、そ
のアクセスタイムは、ｎ画素を表示する時間で１画素分
のデータを読出せれば済むようになり、従来と同じメモ
リを使った場合、この面で従来のｎ倍の能力をもつこと
になる。従って、安価で特別の電源を必要としない低速
のＭＯＳメモリ等を使用でき、このために、使用数の増
加をこよるコストアップを相殺して余りある経済果を上
げることが可能になる。
像メモリからのデータが、画素ごとに区別してｎ個のル
ックアップテーブルに入力されることにより達成される
。即ち、このような入力方式を採ると、ルックアップテ
ーブルは、使用数が従来に比してｎ倍に増加するが、そ
のアクセスタイムは、ｎ画素を表示する時間で１画素分
のデータを読出せれば済むようになり、従来と同じメモ
リを使った場合、この面で従来のｎ倍の能力をもつこと
になる。従って、安価で特別の電源を必要としない低速
のＭＯＳメモリ等を使用でき、このために、使用数の増
加をこよるコストアップを相殺して余りある経済果を上
げることが可能になる。
以上の通り、この発明によれば、ルックアップテーブル
の数を画素数と同じｎ個にし、このテーブルを、画像メ
モリからの各画素のデータが画素ごとに異なるテーブル
に入力されるように、画像メモリとＰ／Ｓ変換器との間
に接続したので、ルックアップテーブルに、安価でしか
もＴＴＬ電源）こより駆動できる低速のＭＯＳメモリ等
を使用することが可能になり、回路のトータルコストの
引下げが計れる。
の数を画素数と同じｎ個にし、このテーブルを、画像メ
モリからの各画素のデータが画素ごとに異なるテーブル
に入力されるように、画像メモリとＰ／Ｓ変換器との間
に接続したので、ルックアップテーブルに、安価でしか
もＴＴＬ電源）こより駆動できる低速のＭＯＳメモリ等
を使用することが可能になり、回路のトータルコストの
引下げが計れる。
第１図は、この発明の画像表示回路を示すブロック図、
第２図は従来の一般的画［象表示回路を示すブロック図
である。 １・・・画像メモリ、２・・・Ｐ／Ｓ変換器、３・・・
ルックアップテーブル、４・・・Ｄ／Ａ変換器特許出願
人 住友電気工業株式会社同代理人 鎌 １
） 文 二 第２図
第２図は従来の一般的画［象表示回路を示すブロック図
である。 １・・・画像メモリ、２・・・Ｐ／Ｓ変換器、３・・・
ルックアップテーブル、４・・・Ｄ／Ａ変換器特許出願
人 住友電気工業株式会社同代理人 鎌 １
） 文 二 第２図
Claims (1)
- 表示すべき画像の各画素に対応したデータを１画素当り
ｍビットの容量で格納する画像メモリと、１ワードが（
ｌＲ＋ｌＧ＋ｌＢ）ビットでＺ＾ｍワード容量のルック
アップテーブルのｎ個と、（ｌＲ＋ｌＧ＋ｌＢ）個のパ
ラレル／シリアル変換器と、Ｒ、Ｇ、Ｂに対応した３個
のＤ／Ａ変換器とから成り、ルックアップテーブルの各
々は、画像メモリに、そこから読出された各画素のデー
タを別々に入力するように接続され、さらに、このテー
ブルとＤ／Ａ変換器との間にパラレル／シリアル変換器
が接続されている画像表示回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61034736A JPS62191886A (ja) | 1986-02-18 | 1986-02-18 | 画像表示回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61034736A JPS62191886A (ja) | 1986-02-18 | 1986-02-18 | 画像表示回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62191886A true JPS62191886A (ja) | 1987-08-22 |
Family
ID=12422601
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61034736A Pending JPS62191886A (ja) | 1986-02-18 | 1986-02-18 | 画像表示回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62191886A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63158589A (ja) * | 1986-12-23 | 1988-07-01 | 日本電気エンジニアリング株式会社 | パレツト機能を有するｃｒｔ制御回路 |
| JPH03501300A (ja) * | 1988-06-24 | 1991-03-22 | ヒユーズ・エアクラフト・カンパニー | ビデオ信号発生方法および装置 |
-
1986
- 1986-02-18 JP JP61034736A patent/JPS62191886A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63158589A (ja) * | 1986-12-23 | 1988-07-01 | 日本電気エンジニアリング株式会社 | パレツト機能を有するｃｒｔ制御回路 |
| JPH03501300A (ja) * | 1988-06-24 | 1991-03-22 | ヒユーズ・エアクラフト・カンパニー | ビデオ信号発生方法および装置 |
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