JPS62191952A - デ−タバツクアツプ回路 - Google Patents
デ−タバツクアツプ回路Info
- Publication number
- JPS62191952A JPS62191952A JP61033568A JP3356886A JPS62191952A JP S62191952 A JPS62191952 A JP S62191952A JP 61033568 A JP61033568 A JP 61033568A JP 3356886 A JP3356886 A JP 3356886A JP S62191952 A JPS62191952 A JP S62191952A
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- JP
- Japan
- Prior art keywords
- data
- circuit
- power supply
- line
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（Ｊ！要〕
停電などによって電源が切れたときにも、メモリのデー
タが破壊されないようにデータを保存するデータバック
アップ回路であって、電源電圧のレベルが下がったとき
、これを検知して第１のメモリ中のデータを第２の保存
用メモリに待避させ、電源電圧のレベルが上るとき、こ
れを検知して第２の保存用メモリから第１のメモリにデ
ータを復帰させることにより、メモリデータの保存を町
ｆ駐とする。
タが破壊されないようにデータを保存するデータバック
アップ回路であって、電源電圧のレベルが下がったとき
、これを検知して第１のメモリ中のデータを第２の保存
用メモリに待避させ、電源電圧のレベルが上るとき、こ
れを検知して第２の保存用メモリから第１のメモリにデ
ータを復帰させることにより、メモリデータの保存を町
ｆ駐とする。
本発明はデータバックアップ回路に関するものであり、
更に詳しく言えば停電などにより電源が切断されたとき
にもメモリのデータの保存が可上なデータバックアップ
回路に関するものである。
更に詳しく言えば停電などにより電源が切断されたとき
にもメモリのデータの保存が可上なデータバックアップ
回路に関するものである。
停電などにより不αに電力が供給されなくなつた場合に
も、ビデオの番組予約や制御機器のデータの内容を保存
しておく必要がある。
も、ビデオの番組予約や制御機器のデータの内容を保存
しておく必要がある。
このため従来例によれば、主電源の電圧が低下したとき
には、主電源に代わって補助電源から電力を供給するこ
とにより、メモリ内のデータの消失を防止している。
には、主電源に代わって補助電源から電力を供給するこ
とにより、メモリ内のデータの消失を防止している。
ところで従来例によれば、メモリの内容が消失しないよ
うに、主電源が復帰するまでの間、補助電源から継続し
て電力を供給しなければならない、一般に補助電源とし
て’ｉｔｔ池、又はコンデンサを用いているので、復帰
するまでの時間が長いとき、それだけ消費電力が多くな
るとともに、場合によっては充電された電力をすべてを
消費してデータ内容が消える場合がある。
うに、主電源が復帰するまでの間、補助電源から継続し
て電力を供給しなければならない、一般に補助電源とし
て’ｉｔｔ池、又はコンデンサを用いているので、復帰
するまでの時間が長いとき、それだけ消費電力が多くな
るとともに、場合によっては充電された電力をすべてを
消費してデータ内容が消える場合がある。
本発明はかかる従来例の問題点に鑑みて創作されたもの
であり、電力消費の少ないデータバックアップ回路の提
供を目的とする。
であり、電力消費の少ないデータバックアップ回路の提
供を目的とする。
本発明は、電源電圧のレベルを検出する回路と、前記電
圧検出回路によって電源電圧のレベルが所定の゛電圧レ
ベル以上に低下したことを検出されたとき、第１のメモ
リから第２のデータ保存用メモリに云−夕を転送して該
第１のメモリのデータを保存し、前記電圧検出回路によ
って電源電圧のレベルが所定の電圧レベル以上に戻った
ことを検出されるとき、第２のデータ保存用メモリから
第１のメモリにデータを復帰するデータ転送制御手段と
を有することを特徴とする。
圧検出回路によって電源電圧のレベルが所定の゛電圧レ
ベル以上に低下したことを検出されたとき、第１のメモ
リから第２のデータ保存用メモリに云−夕を転送して該
第１のメモリのデータを保存し、前記電圧検出回路によ
って電源電圧のレベルが所定の電圧レベル以上に戻った
ことを検出されるとき、第２のデータ保存用メモリから
第１のメモリにデータを復帰するデータ転送制御手段と
を有することを特徴とする。
１［源電圧が所定の電圧レベル以下に低下するとき、電
源電圧レベル検出回路はこれを検出してデータ転送制御
手段に指示する。
源電圧レベル検出回路はこれを検出してデータ転送制御
手段に指示する。
データ転送制ｇ４丁段は第１のメモリから第２のデータ
保存用メモリにデータを転送する。
保存用メモリにデータを転送する。
データ転送に要する時間は一般に短いから、この時間中
に消費される１［力は小さい、従って電圧が低下する前
に充電ｙれているコンデンサの電力の利用によっても転
送が可壱である。補助電源を用いる場合には従来例に比
べ消費電力を大幅に少なくすることができる。
に消費される１［力は小さい、従って電圧が低下する前
に充電ｙれているコンデンサの電力の利用によっても転
送が可壱である。補助電源を用いる場合には従来例に比
べ消費電力を大幅に少なくすることができる。
次に図を参照しながら本発明の実施例について説明する
。第１図は本発明の実施例に係るデータバックアップ回
路のブロック図であり、１はデータを記憶するＲＡＭで
通常動作状態（主電源１０が所定の１［圧を供給してい
る状態をいう、）のときバッファ７〜９を介してＣＰＵ
３と接続されている。２は停電などにより主電源１０の
供給電圧が低下したとき、ＲＡＭＩ内のデータが消失シ
ナイヨうニコれを保存するＥ ？ （Ｅｌｅｃｔｒｉ
ｃａｌｌｙＥｒａＳａｂｌｅ ） Ｆ ＲＯＭである。
。第１図は本発明の実施例に係るデータバックアップ回
路のブロック図であり、１はデータを記憶するＲＡＭで
通常動作状態（主電源１０が所定の１［圧を供給してい
る状態をいう、）のときバッファ７〜９を介してＣＰＵ
３と接続されている。２は停電などにより主電源１０の
供給電圧が低下したとき、ＲＡＭＩ内のデータが消失シ
ナイヨうニコれを保存するＥ ？ （Ｅｌｅｃｔｒｉ
ｃａｌｌｙＥｒａＳａｂｌｅ ） Ｆ ＲＯＭである。
３はＣＰＵであり、通常動作状ｆＶのときバッファ７〜
９を介してＲＡＭＩとデータの授受を行うが、に〉電な
どにより主電源１０の電圧が低下するときバッファ７〜
９によってＲＡＭＩと切り離される。
９を介してＲＡＭＩとデータの授受を行うが、に〉電な
どにより主電源１０の電圧が低下するときバッファ７〜
９によってＲＡＭＩと切り離される。
４．５．６はそれぞれ制御ライン、アドレスラインおよ
びデータラインであり、ＲＡＭＩおよびＥ’ ＦＲＯＭ
２に制御信号、アドレス信号およびデータを送出する。
びデータラインであり、ＲＡＭＩおよびＥ’ ＦＲＯＭ
２に制御信号、アドレス信号およびデータを送出する。
７〜９はバッファであり１通常動作状ｊ８のときＣＰＵ
３とＲＡＭＩとの間を接続するが、主電源１０の電圧が
低下する左きこれを遮断する。
３とＲＡＭＩとの間を接続するが、主電源１０の電圧が
低下する左きこれを遮断する。
ｌＯは主電源であり、電源制御回路１２および電源ライ
ン１４を介して各回路に所定の電圧を供給する。１１は
主電源１０の供給電圧の大きさを検出する回路であり、
供給電圧が所定の電圧以下に低下するとき、および所定
の電圧以上に復帰するとき、各回路にその旨の検出信号
を出力する。
ン１４を介して各回路に所定の電圧を供給する。１１は
主電源１０の供給電圧の大きさを検出する回路であり、
供給電圧が所定の電圧以下に低下するとき、および所定
の電圧以上に復帰するとき、各回路にその旨の検出信号
を出力する。
１２は電源制御回路であり、電圧検出回路１１の検出信
号に応じて主電源１０の供給電圧か、又は補助電源１３
の供給’ＩＲ圧かを選択して各回路に出力する。
号に応じて主電源１０の供給電圧か、又は補助電源１３
の供給’ＩＲ圧かを選択して各回路に出力する。
１３は補助電源であり、主電源ｌＯの供給電圧が所定値
以下に低下するとき電圧検出回路１１からの信−）によ
りオンして電源制御回路１２を介して各回路に電圧を供
給するとともに、ＲＡＭＩからＥ２ ＦＲＯＭ２への
データ転送が終了するときコントロール回路１５からの
信号によりオフして電圧供給を停止する。また１４は電
源ラインである。
以下に低下するとき電圧検出回路１１からの信−）によ
りオンして電源制御回路１２を介して各回路に電圧を供
給するとともに、ＲＡＭＩからＥ２ ＦＲＯＭ２への
データ転送が終了するときコントロール回路１５からの
信号によりオフして電圧供給を停止する。また１４は電
源ラインである。
１５はコントロール回路であり、データレジスタ／アド
レスカウンタ１６およびライン制御回路１７を制御して
、ＲＡＭ１１！：Ｅ２ ＦＲＯＭ２との間のデータ転送
を行う、１６はＲＡＭＩ又はＥ２ ＰＲＯＭＺ内のデー
タを一時記憶したり、アドレス番号のカウントを行うデ
ータレジスタ／アドレスカウンタである。１７は制御ラ
イン４．アドレスライン５およびデータライン６のうち
１つを選択してデータレジスタ／アドレスカウンタ１６
に接続するライン制御回路である。１９は電圧検出回路
ｌｌからの信号により、データ転送およびその方向をコ
ントロール回路１５に指示する方向・転送制御回路であ
る。なお方向・転送制御回路１９には、通常動作状態で
もデータ転送できるように、方向、転送および保存／復
帰動作を指示するマニュアル動作用の端子が設けられて
いる。
レスカウンタ１６およびライン制御回路１７を制御して
、ＲＡＭ１１！：Ｅ２ ＦＲＯＭ２との間のデータ転送
を行う、１６はＲＡＭＩ又はＥ２ ＰＲＯＭＺ内のデー
タを一時記憶したり、アドレス番号のカウントを行うデ
ータレジスタ／アドレスカウンタである。１７は制御ラ
イン４．アドレスライン５およびデータライン６のうち
１つを選択してデータレジスタ／アドレスカウンタ１６
に接続するライン制御回路である。１９は電圧検出回路
ｌｌからの信号により、データ転送およびその方向をコ
ントロール回路１５に指示する方向・転送制御回路であ
る。なお方向・転送制御回路１９には、通常動作状態で
もデータ転送できるように、方向、転送および保存／復
帰動作を指示するマニュアル動作用の端子が設けられて
いる。
２０はバッファ７〜９を制御してＣＰＵ３と制御ライン
４．アドレスライン５．データラインとの接続又は遮断
を行うバッファ制御ラインであり、２１は主電源１０が
復帰してＲＡＭＩ内にデータが戻り、通常動作が可能な
ことをＣＰＵ３に知らせるためのＣＰＵ制御ラインであ
る。また１８はＲＡＭＩからＥ２．ＦＲＯＭ２へのデー
タ転送が終了したとき、補助電源１３をオフするための
補助電源制御ラインである。
４．アドレスライン５．データラインとの接続又は遮断
を行うバッファ制御ラインであり、２１は主電源１０が
復帰してＲＡＭＩ内にデータが戻り、通常動作が可能な
ことをＣＰＵ３に知らせるためのＣＰＵ制御ラインであ
る。また１８はＲＡＭＩからＥ２．ＦＲＯＭ２へのデー
タ転送が終了したとき、補助電源１３をオフするための
補助電源制御ラインである。
すなわち、本発明の実施例に係るデータ転送制御手段は
、補助電源１３．電源制御回路１２．コントロール回路
１５、データレジスタ／アドレスカウンタ１６．ライン
制御回路１７．方向・転送制御回路１９．バッファ７〜
９の各回路および制御ライン４．アドレスライン５．デ
ータライン６、電源ライン１４．補助電源制御ライン１
８゜バッファ制御ライン２０．ＣＰＵ制御ライン２１の
各ライン等によって構成されている。
、補助電源１３．電源制御回路１２．コントロール回路
１５、データレジスタ／アドレスカウンタ１６．ライン
制御回路１７．方向・転送制御回路１９．バッファ７〜
９の各回路および制御ライン４．アドレスライン５．デ
ータライン６、電源ライン１４．補助電源制御ライン１
８゜バッファ制御ライン２０．ＣＰＵ制御ライン２１の
各ライン等によって構成されている。
次に本発明の実施例の動作について説明する。
いま主１ｌＱ１０が正常動作しており、所定の電圧１例
えば５ｖを出力しているとする。電圧検出回路１１はこ
の電圧を検出し、回路が通常動作状態になるように各回
路に制御信号を出力する。
えば５ｖを出力しているとする。電圧検出回路１１はこ
の電圧を検出し、回路が通常動作状態になるように各回
路に制御信号を出力する。
すなわち、この制御信号により補助電源１３はオフされ
、電源制御回路１２は主電源１０の供給電圧５ｖを各回
路に出力する。またコントロール回路１５．データレジ
スタ／アドレスカウンタ１６、方向・転送制御回路１９
およびライン制御回路１７は非アクテイブ状態とされて
いる。バッファ７〜９はライン制御回路１７からのバッ
ファ制御ライン２０によりアクティブとなり。
、電源制御回路１２は主電源１０の供給電圧５ｖを各回
路に出力する。またコントロール回路１５．データレジ
スタ／アドレスカウンタ１６、方向・転送制御回路１９
およびライン制御回路１７は非アクテイブ状態とされて
いる。バッファ７〜９はライン制御回路１７からのバッ
ファ制御ライン２０によりアクティブとなり。
ＣＰＵ５とＲＡＭＩとを制御ライン４．アドレスライン
５．データライン６を介して接続している。従って主電
源１０が所定の電圧５ｖを供給しているときには、ＣＰ
Ｕ３はＲＡＭ１に接続して通常のアクセス動作が可億で
ある。
５．データライン６を介して接続している。従って主電
源１０が所定の電圧５ｖを供給しているときには、ＣＰ
Ｕ３はＲＡＭ１に接続して通常のアクセス動作が可億で
ある。
次に停電などにより主電源の電圧が低下したときの回路
の動作について説明する。主動作ｌＯが所定の電圧以下
に低下するとき、電圧検出回路１１はこれを検出して各
回路にその旨の制御０号を出力する。すなわち、この制
御信号により補助電源１３はオンする。また′；［源制
御回路１２は主電源ｌＯから補助型＠１３に切り替えて
、補助電源１３の供給電圧５ｖを各回路に出力する。
の動作について説明する。主動作ｌＯが所定の電圧以下
に低下するとき、電圧検出回路１１はこれを検出して各
回路にその旨の制御０号を出力する。すなわち、この制
御信号により補助電源１３はオンする。また′；［源制
御回路１２は主電源ｌＯから補助型＠１３に切り替えて
、補助電源１３の供給電圧５ｖを各回路に出力する。
コントンロール回路１５．データレジスタ／アドレスカ
ウンタ１６．ライン制御回路１７および方向・転送制御
回路１９は電圧検出回路１１の制御信号により初期設定
されるとともに、動作を開始する。なおバッファ７〜９
はライン制御回路１７の出力信号により非アクティブと
なってＣＰＵ３とＲＡＭＩとの間を遮断する。
ウンタ１６．ライン制御回路１７および方向・転送制御
回路１９は電圧検出回路１１の制御信号により初期設定
されるとともに、動作を開始する。なおバッファ７〜９
はライン制御回路１７の出力信号により非アクティブと
なってＣＰＵ３とＲＡＭＩとの間を遮断する。
このときの回路の動作はＲＡＭＩ内のデータをＥ２ Ｆ
ＲＯＭ２に転送することである。すなわちコントロール
回路１５はデータレジスタ／アドレスカウンタ１６のア
ドレスデータをライン制御回路１７を介してアドレスラ
イン５に出力し、そのアドレスデータによって指定され
るメモリ内のデータをデータライン６から読み出し、デ
ータレジメタ／アドレスカウンタ１６のデータレジスタ
に一時記憶する０次にライン制御回路１７を介してＥ７
ＦＲＯＭ２のアドレスを指定することにより、データ
レジスタ内に一時記憶されたデータをＥ７ ＰＲＯＭ
Ｚ内に古き込む、このようにＲＡＭＩ内のデータを順次
読み出してはＥ’ ＦＲＯＭ２に書き込むことによっ
てデータ転送が行われる。
ＲＯＭ２に転送することである。すなわちコントロール
回路１５はデータレジスタ／アドレスカウンタ１６のア
ドレスデータをライン制御回路１７を介してアドレスラ
イン５に出力し、そのアドレスデータによって指定され
るメモリ内のデータをデータライン６から読み出し、デ
ータレジメタ／アドレスカウンタ１６のデータレジスタ
に一時記憶する０次にライン制御回路１７を介してＥ７
ＦＲＯＭ２のアドレスを指定することにより、データ
レジスタ内に一時記憶されたデータをＥ７ ＰＲＯＭ
Ｚ内に古き込む、このようにＲＡＭＩ内のデータを順次
読み出してはＥ’ ＦＲＯＭ２に書き込むことによっ
てデータ転送が行われる。
すへてのデータ転送が終了すると、コントロール回路１
５は補助電源１３に制御信号を送り、これをオフする。
５は補助電源１３に制御信号を送り、これをオフする。
補助′電源１３がオフしてもＥ” ＰＲＯＭＺ内のデー
タは消失することなく保存されている。
タは消失することなく保存されている。
停電が復旧して丁１［源１０が電圧５ｖを出力するよう
になると、１に圧検出回路１１はこれを検出して各回路
に制御信号を出力する。すなわち電源制御回路１２はｆ
電ｌＱ１０の電圧を再び各回路に送出するようになり、
コントロール回路ｌ路１５はＥ２ ＰＲＯＭＺ内のデー
タをＩ’ｌＡＭ１に戻すように動作を開始する。なおデ
ータ転送の方向をコントロール回路１５に指示するのは
方向・転送回路１９であるが、方向・転送制御回路１９
はそれを主電源１０の復旧を検出する電圧検出回路１１
からの制御信ｔ′Ｆによって制御される。
になると、１に圧検出回路１１はこれを検出して各回路
に制御信号を出力する。すなわち電源制御回路１２はｆ
電ｌＱ１０の電圧を再び各回路に送出するようになり、
コントロール回路ｌ路１５はＥ２ ＰＲＯＭＺ内のデー
タをＩ’ｌＡＭ１に戻すように動作を開始する。なおデ
ータ転送の方向をコントロール回路１５に指示するのは
方向・転送回路１９であるが、方向・転送制御回路１９
はそれを主電源１０の復旧を検出する電圧検出回路１１
からの制御信ｔ′Ｆによって制御される。
このようにコントロール回路１５はアドレスカウンタの
アドレスに従ってＥ２ ＰＲＯＭＺ内のデータを順次読
み出しては、ＲＡＭＩに占き込んでいく、すべてのデー
タ転送が終了すると、コントロール回路１５はＣＰＵ制
御ライン２１を介してＣＰＵ３にその旨の信号を出力す
る。これによりＣＰＵ３はＲＡＭＩにデータが戻ったこ
とを検知し、再び通常の動作が開始されることとなる。
アドレスに従ってＥ２ ＰＲＯＭＺ内のデータを順次読
み出しては、ＲＡＭＩに占き込んでいく、すべてのデー
タ転送が終了すると、コントロール回路１５はＣＰＵ制
御ライン２１を介してＣＰＵ３にその旨の信号を出力す
る。これによりＣＰＵ３はＲＡＭＩにデータが戻ったこ
とを検知し、再び通常の動作が開始されることとなる。
このように、本発明の実施例によれば、補助電源１３が
オン状態となるのはＲＡＭＩからＥ２ ＦＲＯＭ２への
転送時間中のみであるから、従来のように停電中も継続
して電力が消費されるものに比較して、電力消費は極め
てわずかとなる。
オン状態となるのはＲＡＭＩからＥ２ ＦＲＯＭ２への
転送時間中のみであるから、従来のように停電中も継続
して電力が消費されるものに比較して、電力消費は極め
てわずかとなる。
なお実施例においては補助電源１３として電池などの外
部電源を用いる場合について説明したが、必ずしもこれ
に限るものでではない０例えばコンデンサを用いてもよ
い、すなわち停電などにより主゛屯源ｌＯの電圧が低下
して回路が動作不衡になるまでの時間を利用し、このコ
ンデンサからの電力供給によってデータ転送を行わしめ
るのである。この場合には、回路の構成は一層簡単とな
る。また転送データを保存するものとしてＥ７ ＦＲＯ
Ｍを用いたが、記憶機能を有するものであればその他の
メモリでもよいことはもちろんである。
部電源を用いる場合について説明したが、必ずしもこれ
に限るものでではない０例えばコンデンサを用いてもよ
い、すなわち停電などにより主゛屯源ｌＯの電圧が低下
して回路が動作不衡になるまでの時間を利用し、このコ
ンデンサからの電力供給によってデータ転送を行わしめ
るのである。この場合には、回路の構成は一層簡単とな
る。また転送データを保存するものとしてＥ７ ＦＲＯ
Ｍを用いたが、記憶機能を有するものであればその他の
メモリでもよいことはもちろんである。
以−１＝説明したように、本発明によればデータ転送に
必要な時間のみ電力の消費が行われるので、従来例に比
べ補助電源の電力消費の大幅な簡約を図ることができる
。また一般にデータ転送に必要な時間は短いから、未発
１町によれば単にコンデンサ等を用いることによっても
可老となる。
必要な時間のみ電力の消費が行われるので、従来例に比
べ補助電源の電力消費の大幅な簡約を図ることができる
。また一般にデータ転送に必要な時間は短いから、未発
１町によれば単にコンデンサ等を用いることによっても
可老となる。
第１図は本発すＩの実施例に係るデータバックアップ回
路のブロック図である。 ｌ・・・ＲＡＭ ２・・・Ｅ２ ＦＲＯＭ ３・・・ＣＰＵ ４・・・制御ライン ５・・・アドレスライン ６・・・データライン ７〜９・・・バッファ ｉｏ・・・主電源 １１・・・電圧検出回路 １２・・・電源制御回路 １３・・・補助電源 １４・・・電源ライン １５・・・コントロール回路 １６・・・データレジスタ／アドレスカウンタ１７・・
・ライン制御回路 １８・・・補助電源制御ライン １９・・・方向・転送制御回路 ２０・・・バッファ制御ライン ２１・・・ＣＰＵ制御ライン
路のブロック図である。 ｌ・・・ＲＡＭ ２・・・Ｅ２ ＦＲＯＭ ３・・・ＣＰＵ ４・・・制御ライン ５・・・アドレスライン ６・・・データライン ７〜９・・・バッファ ｉｏ・・・主電源 １１・・・電圧検出回路 １２・・・電源制御回路 １３・・・補助電源 １４・・・電源ライン １５・・・コントロール回路 １６・・・データレジスタ／アドレスカウンタ１７・・
・ライン制御回路 １８・・・補助電源制御ライン １９・・・方向・転送制御回路 ２０・・・バッファ制御ライン ２１・・・ＣＰＵ制御ライン
Claims (2)
- （１）電源電圧のレベルを検出する回路と、前記電圧検
出回路によって電源電圧のレベルが所定の電圧レベル以
下に低下したことを検出されたとき、第１のメモリから
第２のデータ保存用メモリにデータを転送して該第１の
メモリのデータを保存し、前記電圧検出回路によって電
源電圧のレベルが所定の電圧レベル以上に戻ったことを
検出されるとき、第２のデータ保存用メモリから第１の
メモリにデータを復帰するデータ転送制御手段とを有す
ることを特徴とするデータバックアップ回路。 - （２）前記第２のデータ保存用メモリはＥ＾２ＰＲＯＭ
からなることを特徴とする特許請求の範囲第１項に記載
のデータバックアップ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61033568A JPS62191952A (ja) | 1986-02-18 | 1986-02-18 | デ−タバツクアツプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61033568A JPS62191952A (ja) | 1986-02-18 | 1986-02-18 | デ−タバツクアツプ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62191952A true JPS62191952A (ja) | 1987-08-22 |
Family
ID=12390150
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61033568A Pending JPS62191952A (ja) | 1986-02-18 | 1986-02-18 | デ−タバツクアツプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62191952A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7003382B2 (en) | 2003-04-11 | 2006-02-21 | Denso Corporation | Electronic control unit for a vehicle |
-
1986
- 1986-02-18 JP JP61033568A patent/JPS62191952A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7003382B2 (en) | 2003-04-11 | 2006-02-21 | Denso Corporation | Electronic control unit for a vehicle |
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