JPS62193170A - 電界効果半導体装置の製造方法 - Google Patents
電界効果半導体装置の製造方法Info
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- JPS62193170A JPS62193170A JP3288986A JP3288986A JPS62193170A JP S62193170 A JPS62193170 A JP S62193170A JP 3288986 A JP3288986 A JP 3288986A JP 3288986 A JP3288986 A JP 3288986A JP S62193170 A JPS62193170 A JP S62193170A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
〔概要〕
本発明は、電界効果半導体装置の製造方法に於いて、ソ
ース領域形成予定部分及びドレイン領域形成予定部分の
下方に在る単結晶絶縁層と単結晶半導体層との界面近傍
にバック・チャネル層とは反対導電型の不純物導入領域
を形成することに依り、ソース領域及びドレイン領域と
バック・チャネル層とが接触してリーク電流が流れるの
を防止できるようにしたものである。
ース領域形成予定部分及びドレイン領域形成予定部分の
下方に在る単結晶絶縁層と単結晶半導体層との界面近傍
にバック・チャネル層とは反対導電型の不純物導入領域
を形成することに依り、ソース領域及びドレイン領域と
バック・チャネル層とが接触してリーク電流が流れるの
を防止できるようにしたものである。
本発明は、単結晶絶縁層上に形成された活性層である単
結晶半導体層に素子を作り込む形式の電界効果半導体装
置の製造方法に関する。
結晶半導体層に素子を作り込む形式の電界効果半導体装
置の製造方法に関する。
近年、例えば、シリコン（Ｓｔ）半導体基板／マグネシ
ア・スピネル（ＭｇＯ・Ａｌ１ｚ０３）Ｉｌｉ／Ｓｉ半
導体層、或いは、Ｓｉ半導体基板／二酸化シリコン（Ｓ
ｉ０２）膜／ＭｇＯ・Ａｌ２Ｏ３層／Ｓｉ半導体層なる
構成のウェハを用いて半導体装置を製造する技術、即ち
、５ｏｌ（ｓｉｌｉｃｏｎ ｏｎ １ｎｓｕｌａｔ
ｏｒ）技術に関する研究・開発が盛んである。
ア・スピネル（ＭｇＯ・Ａｌ１ｚ０３）Ｉｌｉ／Ｓｉ半
導体層、或いは、Ｓｉ半導体基板／二酸化シリコン（Ｓ
ｉ０２）膜／ＭｇＯ・Ａｌ２Ｏ３層／Ｓｉ半導体層なる
構成のウェハを用いて半導体装置を製造する技術、即ち
、５ｏｌ（ｓｉｌｉｃｏｎ ｏｎ １ｎｓｕｌａｔ
ｏｒ）技術に関する研究・開発が盛んである。
このＳｏｌ技術は、高速且つ高集積の半導体装置を製造
する場合に有効であるとして期待され、また、３次元集
積回路装置を製造する為の基本になる技術として注目さ
れている。
する場合に有効であるとして期待され、また、３次元集
積回路装置を製造する為の基本になる技術として注目さ
れている。
一般に、例えば、ＭｇＯ・Ａ７！２０３層上に成長され
たＳｉ層にｎチャネル型Ｍｉｓ（ｍｅｔａＩ １ｎｓ
ｕｌａｔｏｒ ｓｅｍｉｃｏｎｄｕｃｔ ｏ ｒ）電
界効果半導体装置を作成するには、通常のバルクＳｉ半
導体基板上にｎチャネル型ＭＩＳ電界効果半導体装置を
製造する技術をそのまま適用している。
たＳｉ層にｎチャネル型Ｍｉｓ（ｍｅｔａＩ １ｎｓ
ｕｌａｔｏｒ ｓｅｍｉｃｏｎｄｕｃｔ ｏ ｒ）電
界効果半導体装置を作成するには、通常のバルクＳｉ半
導体基板上にｎチャネル型ＭＩＳ電界効果半導体装置を
製造する技術をそのまま適用している。
第４図は前記したような従来のＳｏｌ技術を適用して作
成した電界効果半導体装置の要部切断側面図を表してい
る。
成した電界効果半導体装置の要部切断側面図を表してい
る。
図に於いて、■はＳｉ半導体基板、２はＳ ｉ Ｏ２膜
、３はＭｇＯ−、ｌ！２０３層、４はｐ型Ｓｉ半導体層
、５はＳ ｉ Ｏ２からなるフィールド絶縁膜、５′は
燐珪酸ガラス（ｐｈｏｓｐｈｏｓ ｉ ｌ １ｃａｔｅ
ｇｌａｓｓ：ＰＳＧ）からなる保護膜、６は５ｉ０
２からなるゲート絶縁膜、７は不純物含有多結晶Ｓｉか
らなるゲート電極、８はｎ＋＋ソース領域、９はｎ＋型
トドレイン領域１ｏはソース電極、１１はドレイン電極
をそれぞれ示している。
、３はＭｇＯ−、ｌ！２０３層、４はｐ型Ｓｉ半導体層
、５はＳ ｉ Ｏ２からなるフィールド絶縁膜、５′は
燐珪酸ガラス（ｐｈｏｓｐｈｏｓ ｉ ｌ １ｃａｔｅ
ｇｌａｓｓ：ＰＳＧ）からなる保護膜、６は５ｉ０
２からなるゲート絶縁膜、７は不純物含有多結晶Ｓｉか
らなるゲート電極、８はｎ＋＋ソース領域、９はｎ＋型
トドレイン領域１ｏはソース電極、１１はドレイン電極
をそれぞれ示している。
前記説明した電界効果半導体装置を製造し、その特性を
測定すると、かなり大きなリーク電流がソース・ドレイ
ン間に流れることが判った。
測定すると、かなり大きなリーク電流がソース・ドレイ
ン間に流れることが判った。
その理由は、第４図に破線で示しであるように、ＭｇＯ
・Ａｌ２Ｏ３層３及びｐ型Ｓｉ半導体層４の界面近傍に
於けるｐ型Ｓｉ半導体層４側にｎ型バック・チャネル層
１２が生成されてｎ＋＋ソース領域８及びｎ＋型トドレ
イン領域９間が短絡同然になってしまうからである。
・Ａｌ２Ｏ３層３及びｐ型Ｓｉ半導体層４の界面近傍に
於けるｐ型Ｓｉ半導体層４側にｎ型バック・チャネル層
１２が生成されてｎ＋＋ソース領域８及びｎ＋型トドレ
イン領域９間が短絡同然になってしまうからである。
このように、前記界面近傍のＰ型Ｓｉ半導体層４側がｎ
型に反転してバック・チャネル層１２が形成されるのは
、界面近傍のＳｉ半導体には多量の結晶欠陥が発生して
いて、これ等がＳｉ半半体体層エネルギ・バンド構造の
なかにドナー・タイプのレベルを形成すること、また、
Ｍｇ０−Ａ１ｚ０３からＭｇがＳｉ半半体体層中拡散す
ることに依る。
型に反転してバック・チャネル層１２が形成されるのは
、界面近傍のＳｉ半導体には多量の結晶欠陥が発生して
いて、これ等がＳｉ半半体体層エネルギ・バンド構造の
なかにドナー・タイプのレベルを形成すること、また、
Ｍｇ０−Ａ１ｚ０３からＭｇがＳｉ半半体体層中拡散す
ることに依る。
本発明は、ソース領域及びドレイン領域を形成する手段
に簡単な改変を加えることに依り、ソース・ドレイン間
リーク電流を低減したＳｏｌ構造の電界効果半導体装置
を得られるようにする。
に簡単な改変を加えることに依り、ソース・ドレイン間
リーク電流を低減したＳｏｌ構造の電界効果半導体装置
を得られるようにする。
本発明に依る電界効果半導体装置の製造方法に於いては
、単結晶絶縁層（例えばＭｇＯ・Ａｌ２Ｏ３層３）上に
活性層となる単結晶半導体層（例えばＳｉ半導体層４）
を成長させる工程と、次いで、該単結晶半導体層のソー
ス領域形成予定部分及びドレイン領域形成予定部分に於
ける前記単結晶半導体層と前記単結晶絶縁層との界面近
傍にバック・チャネル層（例えばバンク・チャネル層１
２）と反対導電型の不純物導入領域（例えばｐ＋＋不純
物導入領域１３及び１４）を形成する工程と、次いで、
該不純物導入領域の上方にそれとは反対導電型のソース
領域（例えばｎ＋＋ソース領域１５）及びドレイン領域
（例えばｎ＋型トドレイン領域１６を形成する工程とが
含まれてなる構成になっている。
、単結晶絶縁層（例えばＭｇＯ・Ａｌ２Ｏ３層３）上に
活性層となる単結晶半導体層（例えばＳｉ半導体層４）
を成長させる工程と、次いで、該単結晶半導体層のソー
ス領域形成予定部分及びドレイン領域形成予定部分に於
ける前記単結晶半導体層と前記単結晶絶縁層との界面近
傍にバック・チャネル層（例えばバンク・チャネル層１
２）と反対導電型の不純物導入領域（例えばｐ＋＋不純
物導入領域１３及び１４）を形成する工程と、次いで、
該不純物導入領域の上方にそれとは反対導電型のソース
領域（例えばｎ＋＋ソース領域１５）及びドレイン領域
（例えばｎ＋型トドレイン領域１６を形成する工程とが
含まれてなる構成になっている。
前記手段を採ることに依り得られた電界効果半導体装置
では、前記単結晶半導体層と前記単結晶絶縁層との界面
に生成される前記バンク・チャネル層は前記不純物導入
領域の作用で前記ソース領域及びドレイン領域と接触す
ることがなく、従って、大きなリーク電流が流れること
はなくなる。
では、前記単結晶半導体層と前記単結晶絶縁層との界面
に生成される前記バンク・チャネル層は前記不純物導入
領域の作用で前記ソース領域及びドレイン領域と接触す
ることがなく、従って、大きなリーク電流が流れること
はなくなる。
第１図及び第２図は本発明一実施例を解説する為の工程
要所に於けるこの種電界効果半導体装置の要部切断側面
図を表し、第３図に於いて用いた記号と同記号は同部分
を表すか或いは同じ意味を持つものとする。以下、これ
等の図を参照しつつ説明する。
要所に於けるこの種電界効果半導体装置の要部切断側面
図を表し、第３図に於いて用いた記号と同記号は同部分
を表すか或いは同じ意味を持つものとする。以下、これ
等の図を参照しつつ説明する。
第１図参照
（１）Ｓｉ半導体基板１上に５ｉ０２からなる絶縁膜２
、ＭｇＯ・Ａｆｆ ２０３層３、ｐ型Ｓｉ半導体層４を
形成し、次いで、フィールド絶縁膜５及びゲート絶縁膜
となるべき薄い絶縁膜を形成し、次いで、不純物含有多
結晶Ｓｉからなるゲ−ト電極７を形成し、次いで、ゲー
ト電極７をマスクとして前記薄い絶縁膜をバターニング
してゲート絶縁膜６を形成するまでは従来技術と変わり
ない。
、ＭｇＯ・Ａｆｆ ２０３層３、ｐ型Ｓｉ半導体層４を
形成し、次いで、フィールド絶縁膜５及びゲート絶縁膜
となるべき薄い絶縁膜を形成し、次いで、不純物含有多
結晶Ｓｉからなるゲ−ト電極７を形成し、次いで、ゲー
ト電極７をマスクとして前記薄い絶縁膜をバターニング
してゲート絶縁膜６を形成するまでは従来技術と変わり
ない。
前記各部分に関する諸データを例示すると次の通りであ
る。
る。
■ 絶縁膜２について
形成技術：特殊熱酸化法（ＭｇＯ−Ａ４２ｚＯ３層を介
し、その下のＳｉのみを熱酸 化し、Ｓ ｉ Ｏ２とする） 厚さ：５０００ （人〕 ■ Ｍ ｇ Ｏ−Ａ １２０３層３について形成技術：
気相エピタキシャル成長（ｖ ａ ｐ 。
し、その下のＳｉのみを熱酸 化し、Ｓ ｉ Ｏ２とする） 厚さ：５０００ （人〕 ■ Ｍ ｇ Ｏ−Ａ １２０３層３について形成技術：
気相エピタキシャル成長（ｖ ａ ｐ 。
ｒ ｐｈａｓｅ ｅｐｉｔａｘｙ：ＶＰＥ）法
厚さ：２０００ 〔人〕
■ ｐ型Ｓｉ半導体層４について
形成技術：ＳｉＨ４Ｈ２系ＶＰＥ法
厚さ：５ｏｏｏ （人〕
不純物：硼素
不純物濃度： Ｉ Ｘ １０１６（ａｍ−”）■ ゲー
ト絶縁膜６について 形成技術：熱酸化法 厚さ：５００（人〕 ■ ゲート電極７について 形成技術ｎ ＣＶＤ法 厚さ：５ｏｏｏ （人〕 不純物：Ａｓ 不純物濃度： Ｉ Ｘ １０２０（ｃｍ−’）第２図参
照 （２） イオン注入法を適用することに依り、Ｓｉ半
導体層４とＭｇ０−Ａ１１２０３層３との界面近傍に不
純物濃度のピークが存在するように硼素（Ｂ）の打ち込
みを行ってがら該注入されたＢを活性化する為の熱処理
を行い、ｐ＋＋不純物導入領域１３及び１４を形成する
。尚、この場合、ｐ＋＋不純物領域１３及び１４はゲー
ト電極７をマスクとするセルフ・アライメント方式で形
成されていることは云うよでもない。
ト絶縁膜６について 形成技術：熱酸化法 厚さ：５００（人〕 ■ ゲート電極７について 形成技術ｎ ＣＶＤ法 厚さ：５ｏｏｏ （人〕 不純物：Ａｓ 不純物濃度： Ｉ Ｘ １０２０（ｃｍ−’）第２図参
照 （２） イオン注入法を適用することに依り、Ｓｉ半
導体層４とＭｇ０−Ａ１１２０３層３との界面近傍に不
純物濃度のピークが存在するように硼素（Ｂ）の打ち込
みを行ってがら該注入されたＢを活性化する為の熱処理
を行い、ｐ＋＋不純物導入領域１３及び１４を形成する
。尚、この場合、ｐ＋＋不純物領域１３及び１４はゲー
ト電極７をマスクとするセルフ・アライメント方式で形
成されていることは云うよでもない。
この場合の諸データを例示すると次の通りである。
■ 前記ピーク部分（ｐ＋＋不純物導入領域１３及び１
４）に於けるＢイオンのドーズ量：ｌ Ｘ Ｉ Ｑ１３
（ｃｍ−２） ■ イオンの加速エネルギ：２５０（ＫｅＶ）■ 熱処
理温度：９００（’Ｃ） ■ 熱処理時間＝１０〔分〕 第３図参照 （３） イオン注入法を適用することに依り、Ｆ：（
Ｐ）或いは砒素（Ａｓ）の打ち込みを行ってがら該Ｐ或
いはＡｓを活性化する為の熱処理を行い、ｎ＋＋ソース
領域１５及びｎ＋型型砕レイン領域１６形成する。尚、
この場合のＰ或いはＡｓの注入は、表面でＢよりも充分
に高濃度に、また、Ｓｉ半導体層４とＭｇＯ−Ａｌ２Ｏ
３層３との界面近傍ではＢよりも充分に低濃度となるよ
うに行われる。
４）に於けるＢイオンのドーズ量：ｌ Ｘ Ｉ Ｑ１３
（ｃｍ−２） ■ イオンの加速エネルギ：２５０（ＫｅＶ）■ 熱処
理温度：９００（’Ｃ） ■ 熱処理時間＝１０〔分〕 第３図参照 （３） イオン注入法を適用することに依り、Ｆ：（
Ｐ）或いは砒素（Ａｓ）の打ち込みを行ってがら該Ｐ或
いはＡｓを活性化する為の熱処理を行い、ｎ＋＋ソース
領域１５及びｎ＋型型砕レイン領域１６形成する。尚、
この場合のＰ或いはＡｓの注入は、表面でＢよりも充分
に高濃度に、また、Ｓｉ半導体層４とＭｇＯ−Ａｌ２Ｏ
３層３との界面近傍ではＢよりも充分に低濃度となるよ
うに行われる。
この場合の諸データを例示すると次の通りである。
■ 前記表面近傍に於けるＡｓのドーズ量：１ｘ ｌ
Ｑ１６（ａｍ−”） ■ イオンの加速エネルギ：１５０（ＫｅＶ）■ 熱処
理温度：９００（’）：］ ■ 熱処理時間：１０〔分〕 （４） この後、通常のプロセスを適用することに依
り、ｎチャネル電界効果半導体装置が完成される。尚、
１０はソース電極、１１はドレイン電極を指示している
。
Ｑ１６（ａｍ−”） ■ イオンの加速エネルギ：１５０（ＫｅＶ）■ 熱処
理温度：９００（’）：］ ■ 熱処理時間：１０〔分〕 （４） この後、通常のプロセスを適用することに依
り、ｎチャネル電界効果半導体装置が完成される。尚、
１０はソース電極、１１はドレイン電極を指示している
。
図からも明らかなように、前記実施例に依り得られるｎ
チャネル電界効果半導体装置では、ｎ＋＋ソース領域１
５及びｎ＋型型砕レイン領域１６下方にｐ＋＋不純物導
入領域１３及びｐ＋＋不純物導入領域１４がそれぞれ形
成されている。
チャネル電界効果半導体装置では、ｎ＋＋ソース領域１
５及びｎ＋型型砕レイン領域１６下方にｐ＋＋不純物導
入領域１３及びｐ＋＋不純物導入領域１４がそれぞれ形
成されている。
従って、Ｓｉ半導体層４とＭｇＣＩＡｊ！ｚｏ３層３と
の界面にｎ型バック・チャネル層１２が生成されても、
ｐ＋＋不純物導入領域１３及び１４に阻止され、ｎ＋＋
ソース領域１３及びｎ＋型トドレイン領域１４ｎ型バッ
ク・チャネルＮＩ２と接触することはない。
の界面にｎ型バック・チャネル層１２が生成されても、
ｐ＋＋不純物導入領域１３及び１４に阻止され、ｎ＋＋
ソース領域１３及びｎ＋型トドレイン領域１４ｎ型バッ
ク・チャネルＮＩ２と接触することはない。
本発明に依る電界効果半導体装置の製造方法に於いては
、ソース領域形成予定部分及びドレイン領域形成予定部
分の下方に在る単結晶絶縁層と単結晶半導体層との界面
近傍にバック・チャネル層とは反対導電型の不純物導入
領域を形成するようにしている。
、ソース領域形成予定部分及びドレイン領域形成予定部
分の下方に在る単結晶絶縁層と単結晶半導体層との界面
近傍にバック・チャネル層とは反対導電型の不純物導入
領域を形成するようにしている。
このような手段を採ることに依り得られる電界効果半導
体装置では、前記単結晶半導体層と前記単結晶絶縁層と
の界面に生成される前記バンク・チャネル層は前記不純
物導入領域の作用で前記ソース領域及びドレイン領域と
接触することは阻止され、従って、ソース・ドレイン間
に大きなリーク電流が流れることはなくなる。
体装置では、前記単結晶半導体層と前記単結晶絶縁層と
の界面に生成される前記バンク・チャネル層は前記不純
物導入領域の作用で前記ソース領域及びドレイン領域と
接触することは阻止され、従って、ソース・ドレイン間
に大きなリーク電流が流れることはなくなる。
第１図乃至第３図は本発明一実施例を説明する為の工程
要所に於ける電界効果半導体装置の要部切断側面図、第
４図は従来例の要部切断側面図をそれぞれ表している。 図に於いて、ｌはＳｉ半導体基板、２は５ｉｏ２膜、３
はＭ ｇ Ｏ−Ａ １２０３層、４はｐ型Ｓｉ半導体層
、５はｓ ｉｏ２からなるフィールド絶縁膜、５′はＰ
ＳＧからなる保ｉＩ膜、６はｓ ｔｏｚからなるゲート
絶縁膜、７は不純物含有多結晶Ｓｉからなるゲート電極
、８はｎ１型ソース領域、９はｎ＋型トドレイン領域１
０はソース電極、１１はドレイン電極、１２はバック・
チャネル層、１３及び１４はｐ＋＋不純物導入領域、１
５はｎ＋＋ソース領域、１６はｎ＋型トドレイン領域そ
れぞれ示している。 特許出願人 富士通株式会社 代理人弁理士 拍 谷 昭 司 代理人弁理士 渡 邊 弘 一 実施例を説明する為の要部切断側面図 第１図 実施例を説明する為の要部切断側画図 第２図 実施例を説明する為の要部切断側面図 第３図 従来例を説明する為の要部切断側画図 鋼４図
要所に於ける電界効果半導体装置の要部切断側面図、第
４図は従来例の要部切断側面図をそれぞれ表している。 図に於いて、ｌはＳｉ半導体基板、２は５ｉｏ２膜、３
はＭ ｇ Ｏ−Ａ １２０３層、４はｐ型Ｓｉ半導体層
、５はｓ ｉｏ２からなるフィールド絶縁膜、５′はＰ
ＳＧからなる保ｉＩ膜、６はｓ ｔｏｚからなるゲート
絶縁膜、７は不純物含有多結晶Ｓｉからなるゲート電極
、８はｎ１型ソース領域、９はｎ＋型トドレイン領域１
０はソース電極、１１はドレイン電極、１２はバック・
チャネル層、１３及び１４はｐ＋＋不純物導入領域、１
５はｎ＋＋ソース領域、１６はｎ＋型トドレイン領域そ
れぞれ示している。 特許出願人 富士通株式会社 代理人弁理士 拍 谷 昭 司 代理人弁理士 渡 邊 弘 一 実施例を説明する為の要部切断側面図 第１図 実施例を説明する為の要部切断側画図 第２図 実施例を説明する為の要部切断側面図 第３図 従来例を説明する為の要部切断側画図 鋼４図
Claims (1)
- 【特許請求の範囲】 単結晶絶縁層上に活性層となる単結晶半導体層を成長さ
せる工程と、 次いで、該単結晶半導体層のソース領域形成予定部分及
びドレイン領域形成予定部分に於ける前記単結晶半導体
層と前記単結晶絶縁層との界面近傍にバック・チャネル
層と反対導電型の不純物導入領域を形成する工程と、 次いで、該不純物導入領域の上方にそれとは反対導電型
のソース領域及びドレイン領域を形成する工程と が含まれてなる電界効果半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3288986A JPS62193170A (ja) | 1986-02-19 | 1986-02-19 | 電界効果半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3288986A JPS62193170A (ja) | 1986-02-19 | 1986-02-19 | 電界効果半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62193170A true JPS62193170A (ja) | 1987-08-25 |
Family
ID=12371446
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3288986A Pending JPS62193170A (ja) | 1986-02-19 | 1986-02-19 | 電界効果半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62193170A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01120868A (ja) * | 1987-11-05 | 1989-05-12 | Hitachi Ltd | 薄膜半導体装置 |
| US7129543B1 (en) | 1998-03-27 | 2006-10-31 | Renesas Technology Corp. | Method of designing semiconductor device, semiconductor device and recording medium |
-
1986
- 1986-02-19 JP JP3288986A patent/JPS62193170A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01120868A (ja) * | 1987-11-05 | 1989-05-12 | Hitachi Ltd | 薄膜半導体装置 |
| US7129543B1 (en) | 1998-03-27 | 2006-10-31 | Renesas Technology Corp. | Method of designing semiconductor device, semiconductor device and recording medium |
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