JPS6219726A

JPS6219726A - 色コ−ド検出回路

Info

Publication number: JPS6219726A
Application number: JP60158592A
Authority: JP
Inventors: Takatoshi Ishii; 石井　孝寿
Original assignee: ASCII Corp
Current assignee: ASCII Corp
Priority date: 1985-07-18
Filing date: 1985-07-18
Publication date: 1987-01-28

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］本発明は、記憶装置に記憶された種々の色コード信号の
中から、所定の色コードを検出する色コード検出回路に
関する。

［従来の技術］画像処理において、その境界検出または境界ぺ、インド
（境界内を所定の色で塗る動作）等を行なうときに、画
像メモリに書かれている色コードを検出する必要がある
。

この場合、上記画像メモリからデータを読出し、そのデ
ータからピクセル毎の色コードを抽出し、この抽出した
色コードを、ピクセル単位で所望の色コードと比較して
いる。

ところで、画像メモリの構成がワード構成を採用してい
ても、ピクセル構成を採用していても、色コードを比較
するには所望のピクセル毎に色コードを抽出し、比較す
るので、上記色コードの比較検出時間が長くなるという
問題がある。

［発明の目的］本発明は、上記従来の問題点に着目してなされたもので
、画像メモリに記憶された色コードのうち、所定の色コ
ードを比較検出する時間を短縮することができる色コー
ド検出回路を提供することを目的とするものである。

［発明の概要〕本発明は、画像メモリに記憶された色コードのうち、所
定の色コードを、ワードアクセスで高速検出することが
できるようにするために、画像メモリの画面毎に、出力
信号を反転指示できるようにし、検出すべき色コードが
存在しているときに、その出力したピクセルの全ビット
が「１」になるようにするものである。

［発明の実施例］第２図は、本発明に使用するメモリＭの一例を示すブロ
ック図である。

メモリＭは、アドレス情報のうちローアドレスを保持す
るローアドレスバッファ１１と、これをデコードするロ
ーアドレスデコーダ１２と、アドレス情報のうちカラム
アドレスを保持するカラムアドレスバッファ１３と、こ
のアドレスをデコードするカラムアドレスデコーダエ４
と、所定データを記憶するメモリセルアレー１５とを有
するものである。また、メモリＭは、ワード方向用デー
タバッファ２０と、ビット方向用データバッファ３０と
、メモリタイミングコントローラ４０とを有する。

ワード方向用データバッファ２０は、メモリセルアレー
１５のワード方向の入出力インタフェースとなるもので
あり、ビット方向用データバッファ３０は、メモリセル
アレー１５のビット方向の入出力インタフェースとなる
ものである。また。

ワード方向用データバッファ２０と、ビット方向用デー
タバッファ３０とは、互いに独立して動作するものであ
る。

メモリタイミングコントローラ４０は、ローアドレスを
取込むタイミングを与えるローアドレスストローブ信号
と、カラムアドレスの取込みのタイミングを与えるカラ
ムアドレスストローブ信号と、メモリセルアレー１５に
書込むタイミングを与えるライトイネーブル信号と、メ
モリセルアレー１５に書込まれたデータを読取るタイミ
ングを与えるアウトプットイネーブル信号と、データバ
ッファ選択信号と、出力反転信号とを受け、所定の制御
信号を出力するものである。

データバッファ選択信号は、ワード方向用データバッフ
ァ２０とビット方向用データバッファ３０とのうち、一
方を選択する信号である。出力反転信号は、メモリＭに
おける出力データを反転させる信号である。

第３図は、上記実施例の要部をより具体的に示す回路図
である。

ワード方向用データバッフγ２０は、入力方向のバッフ
ァ２１と、出力方向のバッファ２２と。

出力データを反転させるバッファ２３とを有する。この
バッファ２３は、出力反転信号が「１」になったときに
、そのとき−の出力を反転させるものである。ビット方
向用データバッファ３０は、入力方向のバッファ３１と
出力方向のバッファ３２とを有するものである。

メモリタイミングコントローラ４０は、インバータ４１
，４２，４３，４９ａと、ＮＡＮＤ回路４３ａ、４４，
４．５，４６，４７．４９　　　と　、　　　リ　　−
ド／ライトタイミング発生回路４８とを有するものであ
る。

次に、上記実施例の動作について説明する。

たとえば、１６ビツトのアドレス情報は、ローアドレス
とカラムアドレスとに分けられ、これらが、アドレスラ
インＡＯ〜７を経由して交互に送られる。そして、ロー
アドレスはローアドレス／くッファ１１に保持された後
にデコーダ１７でデコードされ、カラムアドレスはカラ
ムアドレスデコーダ１３に保持された後にカラムアドレ
スデコーダ１４でデコードされる。上記両アドレスがメ
モリセルアレー１５に供給され、そのアドレスに対応す
るメモリセルについて、書込みまたは読出しが行なわれ
る。

ところで、画像用メモリは一般に、２つの方向にデータ
がアクセスされる。その一方の方向はＣＰＵまたは表示
コントローラから見えるワード単位の処理に基づくワー
ド方向であり、他の方向はビクセル単位の処理に基づく
ビット方向である。

ここで、メモリセルアレー１５をワード方向にアクセス
したい場合には、メモリタイミングコントローラ４０に
対して、データバッファ選択信号としてｒｌ」：を手え
る。これによって、ＮＡＮＤ回路４４．４５が開く条件
が準備される。この場合、メモリセルアレー１５に所定
データを書込むには、ライトイネーブル信号として「０
」を芋え、アウトプットイネーブル信号として「ｌ」を
芋える。

これによって、インバータ４２とＮＡＮＤ回路４４とを
通過した「Ｏ」の信号が、バッファ２１をオンにするの
で、ワード方向用データが、バッファ２１とライト朋デ
ータライン１６とを介してメモリセルアレー１５に向か
う、この場合、インバータ４３の出力が「Ｏ」になり、
ＮＡＮＤ回路４５の出力がｒｌＪになるので、バッファ
２２がオフし、アウトプット用データライン１７のデー
タはメモリＭの外部に出ない０．′□ 上記の場合、メモリセルアレー１５から所定データを読
出すためには、アウトプットイネーブル信号として「０
」をケーえ、ライトイネーブル信号として「１」を与え
る。これによって、インバータ４３とＡＮＤ回路４３ａ
とＮ　Ａ’　Ｎ　Ｄ回路４５とを通過した信号がバッフ
ァ２２をオンにするので、そのときのアドレスによって
指定されたデータが、メモリセルアレー１５からアウト
プット用データライン１７とバッファ２２とを介して、
メモリＭの外部に出力される。

さらに、メモリアレー１５に記憶されたデータを反転さ
せて出力するには、アウトプットイネーブル信号を「０
」にするとともに、出力反転信号を「１」すればよい、
このようにすると、バッファ２２の代りにバッファ２３
を介して、メモリＭの外部に出力されるので、出力デー
タは反転して出力される。

ただし、上記出力反転信号は、ワード方向用データに対
してのみ出力できるようになっているので、データバッ
ファ選択信号が「１」のときに有効となる。

また、メモリセルアレー１５をビット方゛向にアクセス
したい場合には、メモリタイミングコントローラ４０に
対して、データバッファ選択信号として「０」を与える
。これによって、ＮＡＮＤ回路４６．４７が開く条件が
準備される。この場合、メモリセルアレー１５に所定デ
ータを書込むには、ライトイネーブル信号として「Ｏ」
を与え、アウトプットイネ−プル信号として「１」を与
える。

これによって、インバータ４２とＮＡＮＤ回路４６とを
通過した信号が、バッファ３１をオンにするので、ビッ
ト方向用データが、バッファ３１とライト用データライ
ン１６とを介してメモリセルアレー１５に向かう、この
場合、インバータ４３の出力がｒＯＪになり、ＮＡＮＤ
回路４７の出力が「１」になるので、バッファ３２がオ
フし、アウトプット用データライン１７のデータはメモ
リＭの外部に出ない。

上記ノ場合、メモリセルアレー１５から所定データを読
出すためには、アウトプットイネーブル信号として「０
」を与え、ライトイネーブル信号として「１」を与える
。これによって、インバータ４３とＮＡＮＤ回路４７と
を通過した信号がノ〜ッファ３２をオンにするので、そ
のときのアドレスによって指定されたデータが、メモリ
セルアレー１５からアウトプット用データライン１７と
バッファ３２とを介して、メモリＭの外部に出力される
。

第１図は１本発明の一実施例の全体を示すブロック図で
ある。

メモリアレー５０は、第２図に示すメモリＭを二次元的
に配列したものである。メモリアレー５０において、メ
モリＭの横の組合せで、ワードを構成する。メモリＭの
縦の組合せで、１ピクセル（表示１ドツト）を構成する
。

また、同じワード方向に配列された各メモリＭのワード
方向用データ端子同志を、互いに接続し、これを、縦方
向に延びたデータライン５１に接続する。さらに、同じ
ピクセル方向に配列された各メモリＭのピクセル方向用
データ端子同志を、互いに接続し、これを、横方向に延
びたデータライン５２に接続する。

さらに、上記データライン５１．５２を、互いに接続す
る。この場合、データライン５１，５２のうち、同じビ
ット同志を接続する。これによって、データライン５１
と５２とが、同一データバス５３になる。このように、
データバス５３を共通できるのは、縦方向のデータライ
ン５１と横方向のデータライン５２とを同時に使用する
ことは無いからである。

また、メモリアレー５０内のワード方向に存在讐る所定
のメモリＭについて、読取りを禁止マスクするワード方
向用読取り禁止マスク手段として、リードプレーンマス
クレジスタ６３と、リードプレーンゲート６４とが設け
られている。

また、同じ横方向に配夕唖された複数のメモリＭの間で
、各メモリＭのアウトプットイネーブル信号用端子を互
いに接続し、この接続点をリードプレーンゲート６４の
出力端子に接続しである。

さらに、メモリアレー５０内のワード方向に存在する所
定のメモリＭについて、書込みを禁止マスクするワード
方向用書込み禁止マスク手段として、ライトプレーンマ
スクレジスタ６５と、ライトプレーンゲート６６とが設
けられている。

また、同じ横方向に配列された複数のメモリＭの間で、
各メモリＭのライトイネーブル信号用端子を互いに接続
し、この接続点をライトプレーンゲート６６の出力端子
に接続しである。

そして、メモリアレー５０内の所定プレーンにおける出
力信号を反転指示するインバートプレーンマスクレジス
タ６７が設けられている。また、同じ横方向に配列され
た複数のメモリＭの間で。

各メモリＭの出力反転信号用端子を互いに接続し、この
接続点をインバートプレーンマスクレジスタ６７の出力
端子に接続しである。

前記メモリアレー内のビット方向に存在する所定の前記
メモリについて、読取りまたは書込みを禁止マスクする
ビット方向用禁止マスク手段として、カラムアドレスス
トローブゲート６１と、ビットマスクレジスタ６２とが
設けられている。

そして、同じ縦方向に配列された複数のメモリＭの間で
、各メモリＭのカラムアドレスストローブ端子を互いに
接続し、この接続点をカラムアドレスストローブ端子）
６１の対応する接続端子に接続しである。

メモリコントローラ（または、ビデオプロセッサ）７０
からの出力ＡＯ〜７．ローアドレスストローブ信号、デ
ータバッファ選択信号は、メモリアレー５０中の総ての
メモリＭに、共通に供給されるようになっている。

リードプレーンマスクレジスタ６３．ライトプレーンマ
スクレジスタ６５は、ＣＰＵ８０またはメモリコントロ
ーラ７０からの指示によって、メモリアレー５０におけ
るそれぞれの面毎のマスク情報を保持するものである。

ビットマスクレジスタ６２は、ＣＰＵ８０またメモリコ
ントローラ７０からの指示によって、メモリアレー５０
におけるピクセル毎のマスク情報を保持するものである
。このビットマスクレジスタ６２の出力は、アウトプッ
トイネーブル／ライトイネーブルゲート６１へ供給され
、メモリコントローラ７０からのカラムアドレスストロ
ーブ信号とＡＮＤされ、メモリアレー５°０におけるピ
クセル毎のカラムアドレスストローブ信号になるもので
ある。

インバートプレーンマスクレジスタ６７は、ＣＰＵ８０
またはメモリコントローラ７０からの指示によって、メ
モリアレー５０内の所定画面における反転指示情報を保
持するものである。

次に、上記実施例の動作について説明する。

まず、ＣＰＵ８０がワード方向のアクセスを行なう場合
について説明する。

この場合、データバッファ選択信号を「１」にセー！ト
することによって、ワード方向のアクセスを選択する。

ライトプレーンマスクレジスタ６５に、書込む色／使用
する面に応じてマスクデータをセットし、ビットマスク
レジスタ６２をオールｒｌＪ　とする、この後、メモリ
アクセスを実行するとこれに応じて、ＡＯ〜７、ローア
ドレスストローブ信号、カラムアドレスストローブ信号
、ライトイネーブル信号、７ウトプツトイネーブル信号
、出力反転信号が、所定のタイミングで、メモリコント
ローラ７０から出力される。

ＣＰＵ８０が書込みを行なう場合、メモリコントローラ
７０の動作と並行して、書込みデータがＣＰＵ８０から
出力され、データバス５３およびデータライン５１を介
してワード方向／横方向に書込まれる。この場合、各許
可された面には、同じ書込みデータが書込まれる。すな
わち、ワード方向の書込みを行なう場合、う・−ドブレ
ーンマスクレジスタ６５の少なくとも１ビツトを「１」
と筆ればよく、２ビツト以上を同時に「１」にしてもよ
い、これによって、その「１」にしたビットに、同じラ
イトデータが同時に書込まれる。

上記書込み前に、ビットマスクレジスタ６２に、任意の
データをセットしておくと、ワード内の任意のビット、
任意の部分のみに書込みを行なうことができる。

ワード方向の読出しを行なう場合、リードプレを一ンマスクレジスタ６３の１ビツトを「ｌ」とす　　　
・れば、「１」にしたビットに対応するワード方向のリ
ードデータが、データライン５１を介してデータバス５
３に得られる。

データの讃込み用のプレーンマスクレジスタ６５と、読
取り用のプレーンマスクレジスタ６３とを別々に設けで
あるので、あるプレーンを読取った直後に、別のプレー
ンに書込むことができ、これによって、読取るプレーン
と書込むプレーンとが異なる場合の処理が迅速になる。

次に、ＣＰＵ８０がビット方向（ピクセル方向）のアク
セスを行なう場合について説明する。

まず、データバッファ選択信号を「０」にすることによ
って、ビット方向のアクセスを選択する。そして、リー
ドプレーンマスクレジスタ６３とライトプレーンマスク
レジスタ６５とをオール「ｌ」にし、ビットマスクレジ
スタ６２の１ビツトをセットして、データライン５２お
よびデータバス５３を介してリードまたは、ライトを行
なう、この場合、アクセスすべきピクセルが存在するワ
ードアドレスに対応して、ＡＯ〜７の値が定まり、その
ワード内のビット位置に対応してビットマスクレジスタ
６２の値が定まる。

ピクセルデータは、ピクセル長がどんな値であっても、
データバス内の右寄せのビット位置でアクセスできる。

したがって、ＣＰＵ８０の処理は、非常に単純な操作と
なる。

上記の実施例においては、ワード構成の従来記憶装置に
おけるワードアクセス時間と同じ時間で、複数面同時に
ワードアクセスすることができるとともに、ピクセル構
成の従来記憶装置におけるピクセルアクセス時間よりも
高速に、ピクセルアクセスを行なうことができる。

次に１色コードの比較を行なう場合について説明する。

まず、メモリアレー５０の内容の一部が、第４図（Ａ）
に示す状態であると仮定する。この状愚において、所定
のカラーコード、たとえば、ｒｌ　Ｏｌ　１４を検出し
ようとする。このコードｒｌｏ１１Ｊを、第４図（Ａ）
に太線で示しである。すなわち、第４図（Ａ）において
は、信号ｒｌ　Ｏ１１Ｊは、ビット４とビットＯとに存
在する。

この場合、上記カラーコード信号の補数（カラーコード
信号を反転した信号）は、ｒｏ１’ｏＯＪであり、これ
を、インバートプレーンマスクレジスタ６７に設定する
。このように設定した状態を第４図ＣＢ）に示しである
。つまり、プレーン３．１．０に対応する総てのビー／
　ｌ・が「０」であり、プレーン２に対応するビットの
みが「１」に設定されている。そして「１」に設定され
ているプレーン２の信号のみが出力反転する。

ツマリ、ｒｌＪに設定されたプレーンに対応スるメモリ
Ｍの出力反転信号が「１」になる、一方、アウトプット
イネーブル信号がｒＱＪであり、このｒＱＪがインバー
タ４３を介して「１」になり、データバッファ選択信号
がｒｌＪであるから、ＡＮＤ回路４３ａが「１」を出力
する。そして、上記出力反転信号の「１」とによって、
ＮＡＮＤ回路４９ａが「０」を出力する。このために、
データバッファ２３が出力信号を反転する。

上記例における出力反転後のメモリアレー５０の各面毎
の出力内容を第４図（Ｃ）に示す。この第４図（Ｃ）に
おいて、反転出力された信号を太線で示しである。

この状態で、メモリアレー５０の出力は縦方向のデータ
ライン５１でワイヤードＡＮＤされるので、結果として
、第４図（Ｄ）に示す８ビツトの信号を得られる。この
結果がワード出力として、データバス５３に現われる。

したがって、所定ビットにおいて、各プレーンに対応し
た出力に１つでも「０」があれば、そのビットに応じた
出力は「０」となり、所定ピントにおいて、各プレーン
に対応した出力が総てｒｌＪのときに、そのビットに応
じた出力はｒｌＪとなる。このために、ビクセル方向の
色コードがマツチしたときだけ、そのマツチしたビット
に対応したワード出力が「ｌ」になる。

そして、上記出力反転およびワイヤードＡＮＤはメモリ
の読出しサイクルで実行されるために、色コードの検出
を高速に行なうことができる。

次に１色コードの存在を検出する動作について説明する
。

、　まず、メモリアレー５０の内容の一部が、第５、図
（Ａ）に示す状態であると仮定する。この状態において
、いずれかのカラーコードが存在していることを検出す
る。

第５図（Ａ）においては、ビット４とビット２とビット
１とに、それぞれ、カラーコードが存在する。

この場合、すべてのプレーンについて出力反転するよう
に、インバートプレーンマスクレジスタ６７を設定する
。すなわち、ｒｌ　ｌ　１１Ｊをインバートプレーンマ
スクレジスタ６７に設定する。

このように設定した状態を第５図ＣＢ）に示しである。

上記例における出力反転後のメモリアレー５０の各面毎
の出力内容を第５図（Ｃ）に示す。

この状態で、メモリアレー５０の出力は縦方向のデータ
ライン５１でワイヤードＡＮＤされるので、結果として
、第５図（Ｄ）に示す８ヒツトの信号を得られる。この
結果がワード出力として。

データバス５３に現われる。

したがって、所定ビットにおいて、各プレーンに対応し
た出力に１つでもｒＱＪがあれば、そのビットに応じた
出力は「Ｏ」となり、所定ビットにおいて、各プレーン
に対応した出力が総て「１」のときに、−そのビットに
応じた出力はｒｌＪとなる。このために、いずれかの色
コードが存在したときに、その存在するビットに対応し
たワード出力が「Ｏ」になる、ただし、上記例において
は、コードｒｏ　ＯＯＯＪが存在していても１色コード
は存在しないと考える。

そして、上記出力反転およびワイヤードアンドはメモリ
の読出しサイクルで実行されるために。

色コードの存在の検出を高速に行なうことができる。

上記実施例においては、プレーンの数を４つとしたが、
そのプレーンの数は、２以上のいくつでもよい、また、
１ワードは何ビットに設定してもよい。なお、メモリア
レー５０において、ワード方向のビット数は、ビット方
向のビット数よりも多くでもよく、また、少なくてもよ
い。

［発明の効果］本発明において、画像メモリに記憶された色コードのう
ち、所定の色コードを比較する時間を短縮することがで
きるとともに１色コード存在の検出時間を短縮すること
ができるという効果を有する。

【図面の簡単な説明】

第１図は１本発明の一実施例を示すブロック図である。第２図は、上記実施例で使用するメモリの一例を示すブ
ロック図である。第３図は、上記メモリにおける要部の具体例を示す回路
図である。第４図は、上記実施例における色コードの比較動作を説
明する図である。第５図は、上記実施例における色コードの存在の検出動
作を説明する図である。Ｍ・・・メモリ。１５・・・メモリセルアレー、２０・・・ワード方向用データバッファ、３０・・・ビ
ット方向用データバッファ、４０・・・メモリタイミン
グコントローラ、５０・・・メモリアレー、６３・・・リードプレーンマスクレジスタ、６４・・・
リードプレーンゲート、６５・・・ライトプレーンマスクレジスタ。６６・・・ライトプレーンゲート、６７・・・インバートプレーンマスクレジスタ。第２図・Ｍ ″−＋＋＋−＋−＋＋−−−＋−−−−−一−−−−−
、−５ラー−−−−］■ 一−−伊−−−−−−−―−−――−――−−−−−−
−―−―＋岬−一一−−コＤＴ　　７　６　５　４　　
３　２　１　　０ピ→ト手続補正書昭和６１年１０月１　日特許庁長官　黒　１）　明　雄　殿ｌ、事件の表示昭和６０年特許願第１５８，５９２号２）発明の名称色コード検出回路３、補正をする者代表者　　郡　司　　明　部４、代理人５、補正命令の日付　　　　自発補正７、補正の対象８、補正の内容（１）明細書第２３頁第３行と同第４行との間に下記の
内容を追加します。「上記実施例においては、データライン５１でワイヤー
ドＡＮＤＬ、ているが、このワイヤードＡＮＤの代りに
、他の論理演算手段を使用してもよい、つまり、上記ワ
イヤードＡＮＤの代りに、ワイヤードＯＲを行なっても
よい、」（２）特許請求の範囲を、別紙のとおり補正します。２）特許請求の範囲（１）データラインを介してデータを読取りまたは書込
みする記憶装　の　　インタフェースにおいて；ワード方向の入出力インタフェースであるワード方向用
データバッファと、ビット方向の入出力インタフェース
であり、しかも前記ワード方向用データバッファと独立
に動作するビット方向用データバッファと、前記２つの
データバッフ、のうちのいずれかを選択するデータバッ
ファ選択手段と、前記記憶装置の記憶内容の読取りまた
は書込み動作に応じて、前記２つのデータバッファのそ
れぞれの方向を制御する方向制御手段とによってリアレ
ーと；メモリの　　仁　　それぞれ独立に　転させる信号反転
手段と：データパスの　ビート　に、前記ノーモリの出力信号上
１イヤードＡＮＤまたはワイヤードＯＲる論理演算手段
と：を有することを特徴とするインタフェース。（２）特許請求の範囲第１項において。前記各メモリアレーは、前記メモリアレーにおけるワー
ド方向の入出力信号ラインと、前記メモリアレーにおけ
るビット方向の入出力信号ラインとが、対応する順番で
１対１に接続されているこを特徴とするインタフェース
。（３）特許請求の範囲第１項において、前記ワード方向
のビット数と、前記ビット方向のビット数とが異なるこ
とを特徴とするインタフェース。るインタフェース。を特徴とするインタフェース。工上信号反転手段と；るｔ　　　手　と；

Claims

【特許請求の範囲】

（１）データラインを介してデータを読取りまたは書込
みする記憶装置において；ワード方向の入出力インタフェースであるワード方向用
データバッファと、ビット方向の入出力インタフェース
であり、しかも前記ワード方向用データバッファと独立
に動作するビット方向用データバッファと、前記２つの
データバッファのうちのいずれかを選択するデータバッ
ファ選択手段と、前記記憶装置の記憶内容の読取りまた
は書込み動作に応じて、前記２つのデータバッファのそ
れぞれの方向を制御する方向制御手段とを具備するメモ
リを、二次元的に複数個具備するメモリアレーと；画像メモリの画面毎に、検出すべき色コード信号を反転
させる信号反転手段と；ピクセル毎に、前記画像メモリの出力信号と、前記反転
色コード信号とをワイヤードＡＮＤするＡＮＤ手段と；を有することを特徴とする色コード検出回路。
（２）特許請求の範囲第１項において、前記各メモリアレーは、前記メモリアレーにおけるワー
ド方向の入出力信号ラインと、前記メモリアレーにおけ
るビット方向の入出力信号ラインとが、対応する順番で
１対１に接続されているこを特徴とする色コード検出回
路。
（３）特許請求の範囲第１項において、前記ワード方向のビット数と、前記ビット方向のビット
数とが異なることを特徴とする色コード検出回路。