JPH01209581A - メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 「産業上の利用分野」 この発明は、例えば、画像処理装置等における画像デー
タやプログラムデータを記憶する際に用いて好適なメモ
リ装置に関する。

「従来の技術」 画像表示用の画像データが記憶されるフレームバッファ
の容量は、表示エリアの大きさと解像度に比例するとと
もに、表示画面の数（画面を予め複数用意しておく場合
など）にも比例する。そして、カラー表示を行う場合は
、フレームメモリを表示色の数に対応する分だけ用意す
る。

例えば、！６色表示を行う場合は、カラーコードとして
４ビツト必要であるから、第１８図に示すように４枚の
フレームメモリＦＭＯ〜ＦＭ３を必要とする。この場合
、各フレームメモリＦＭＯ〜ＦＭ３の同一ビット位置に
ある破線で囲んだデータ（この破線の方向を、以下ピク
セル方向という）が、表示面上の１ドツトに対応する。

そして、画像表示を行う際は、各フレームメモリＦＭＯ
〜ＦＭ３のピクセル毎に、データを表示面のスキャンに
従って順次読み出し、これにより、多数色表示°を可能
としている。また、実際には、高画質化に対応してフレ
ームメモリＦＭＯ〜ＦＭ３として、デュアルポートメモ
リを４面並列に設け、各面のシリアルデータ出力端から
、ピクセルデータを同期して読み出す方法が一般に採ら
れている。

ところで、一般のメモリ装置においては、画像表示時の
カラーコード読み出しは、良好に行うことができるが、
各ピクセルデータを個別にアクセスする場合には、その
処理が極めて繁雑となる欠点があった。すなわち、各フ
レームメモリＦＭＯ〜ＦＭ３は、各チップ内では通常８
ビット単位のワード方向（第１８図の一点鎖線参照）の
読み出しを行うから、上述したピクセル単位のアクセス
を行おうとすれば、該等するデータを含む部分について
ワード単位の読み出しを行うととらに、必要とするビッ
トを抽出しなければならず、一連の処理が繁雑であると
ともに、処理時間を要してしまうという問題があった。

このような問題を解決するために、ワード単位とピクセ
ル単位のアクセスを切り換えて行い得るようにしたメモ
リ装置が開発された（特願昭６ｌ−１９５９０４）。こ
のメモリ装置によれば、任意のピクセルデータを個別に
アクセスすることができ、処理の高速化を図ることがで
きる。

「発明が解決しようとする課題」 ところで、上述したメモリ装置においては、ピクセルモ
ードとワードモードの切換をコマンドの書込１５よって
行っていた。このため、メモリサイクルとは別個のコマ
ンド書込サイクルにより所定のコマンドを書込まなけれ
ばモード切換ができず、メモリサイクル毎にモード変換
を行うことが不可能であった。

このように、上述のメモリ装置においては、モード変換
にコマンド書込サイクルが必要なため、ソフトウェアの
能率が悪いという欠点があった。

この発明は、上記問題点に鑑みてなされたもので、メモ
リサイクル毎にピクセルモードとワードモードとの切換
ができるメモリ装置を提供することを目的としている。

「課題を解決するための手段」 この発明は、上述した問題を解決するために、ピクセル
方向のアクセスとワード方向のアクセスを切り換えるモ
ード切換信号が供給される端子と、メモリアクセスのス
タート制御信号がアクティブとなるタイミングにおける
前記モード切換信号の値に従ってメモリのアクセス方向
を切り換えるモード切換手段とを具備している。

「作用」 メモリサイクルにおいて供給されるスタート制御信号が
アクティブとなるタイミングにおけるモード切換信号の
値を制御することにより、メモリサイクル内においてア
クセス方向の切換が行われる。

「実施例」 以下、図面を参照してこの発明の実施例について説明す
る。

９実施例の全体構成 第１図は、この発明の一実施例の全体構成を示すブロッ
ク図である。この図において、Ｍ０〜Ｍ７は、各々１ビ
ツトｘ６４Ｋ（あるいは１２８Ｋ）のメモリであり、各
々が並列接続されて８ビツト×６４Ｋ（あるいは１２８
Ｋ）のメモリブロックＭＵＯを構成している。ＢＴｌ、
−ＢＴＩ？は、各々メモリＭ０〜Ｍ、とデータバス■０
゜〜１０？との間のデータの授受をビット毎に制御する
ビットインターフェイスであり、ＰＸＩ−０はデータバ
スｌ０ｐ−ｏとの間でピクセル方向のいずれか１ビツト
のデータ（以下、ピクセルデータという）の授受を行う
とともに、チップセレクトデータあるいは後述するプレ
ーンマスクデータの読み込みを行うピクセルインターフ
ェイス回路である。このピクセルインターフェイスＰＸ
Ｉ−０は、ビットインターフェイスＢ　Ｔ　Ｉ　ｏ＝　
Ｂ　Ｔ　Ｉ　？のいずれかを介してメモリＭ０〜Ｍ７の
いずれかとピクセルデータの授受を行うようになってお
り、また、読み込んだチップセレクトデータおよびプレ
ーンマスクデータに基づく制御信号を、ビットインター
フェイスＩ３　’Ｉ”１　ｏ”−Ｂ　Ｔ　Ｉ　？および
タイミング・コマンド・コントロール回路ＴＣＣに供給
するようになっている。

タイミング・コマンド・コントロール回路ＴＣＣは、外
部からアドレスバスＡＯ〜Ａ７を介して供給されるアド
レスデータ、アウトプットイネーブル信号ＯＥ、ライト
イネーブル信号ＷＥ、ロウアドレス・ストローブ信号Ｒ
ＡＳ、およびカラムアドレス・ストローブ信号ＣＡＳ等
に基づいてメモリブロックＭＢＯのアクセス制御および
回路各部のタイミングの制御を行う回路である。また、
タイミング・コマンド・コントロール回路ＴＣＣは、ビ
ットインターフェイスＢ　Ｔ　Ｉ　ｏ”　Ｂ　Ｔ　Ｉ　
ｔから供給されるビットマスクデータ（後述）の値によ
って、メモリＭ０〜Ｍ７のライトイネーブル信号を制御
するようになっている。さらに、タイミング・コマンド
・コントロール回路ＴＣＣは、アドレスバスＡＯ〜Ａ７
から供給されるコマンドデータを解読し、この解読結果
に基づいて回路各部を適宜制御するようになっている。

上述した構成要素により、メモリ装置＃ＯＭが構成され
ている。そして、この実施例は、メモリ装置＃ＯＭおよ
びこれと同一構成のメモリ装置＃ＩＭ〜＃３Ｍの合計４
個のメモリ装置から成っている。この場合、各メモリ装
置＃ＩＭ〜＃３Ｍ内のメモリブロックはＭＢＩ〜ＭＢ３
と、ピクセルインターフェイスはＰＸ　Ｉ　−１−ＰＸ
　Ｉ−３と、また、各ピクセルインターフェイスに接続
されるデータバスはｌ０ｐ−１〜ｌ０ｐ−３と表して区
別する。

第２図は、これらメモリ装置＃ＯＭ〜＃３Ｍの接続状態
を示しており、この図に示すように各メモリ装置＃ＯＭ
〜＃３Ｍのデータバス！０゜〜■０７がビット毎に共通
接続され、また、各メモリ装置＃ＯＭ〜＃３Ｍのデータ
バスｌ０ｐ−０〜ｌ０ｐ−３は、各々個別の配線となっ
ているウロ実施例の各部の構成 以下、上述した回路各部の構成について、より詳細に説
明する。

（１）構成理解のための動作モードの概略始めに、回路
各部の構成の理解を容易にするために、この実施例にお
ける動作モードについて簡単に説明する。

（ａ）ノーマルモード このモードは、メモリ装置＃ＯＭ〜＃３Ｍのいずれか１
つを選択し、この選択したメモリ装置について８ビット
単位のデータアクセスを行うモードである。このモード
におけるデータは、データバス■０゜〜１０？を介して
入出力される。すなわち、いずれか１つのメモリ装置＃
ＯＭ〜＃３Ｍに対し、通常の８ビツトパラレルのアクセ
スを行うモードである。

また、このモードは、メモリブロックＭＢＯ〜ＭＢａ内
の所定のエリアをプログラムメモリエリアとして使用す
る場合に用いられる。

（ｂ）マスクモード このマスクモードは、入出力データのいずれかｌまたは
２以上のビットがマスク可能となり、さらに、メモリ装
置＃ＯＭ〜＃３Ｍのいずれか！または２以上がマスク可
能となるモードである。また、このモードはさらにワー
ドアクセスモードとピクセルアクセスモードとに分かれ
、ワードアクセスモードの場合は、データバスＩｏｏ〜
！０７を介してワード方向のデータの入出力が行なわれ
、ピクセルアクセスモードの場合はデータバス１０ｐ−
０〜ｔｏｐ−３を介してピクセル方向のデータの入出力
が行なわれる。

すなわち、ワードアクセスモードは、第１８図に示すメ
モリブロックＭＢＯ〜ＭＢ３のワード方向のデータ（−
点鎖線参照）をアクセスするモードであり、ビットマス
クを行う場合は、以下のようにする。例えば、第１８図
に示すｂｓ　、　ｂ、ビットをアクセスしたい場合には
、メモリブロックＭＢＯをワード方向にアクセスしてｗ
ｄ、（８ビツト）をアクセスし、この８ビツトデータの
うち、ｂ、、ｂ？以外のビットをマスクしてアクセスを
禁止し、ｂｓ　、　ｂｔをアクセスする。

また、ピクセルアクセスモードは、例えば、第１８図に
示すメモリブロックＭＨＯ〜ＭＢ３のピクセル方向のア
クセス（破線参照）を行うモードであり、ビットマスク
を行う場合は、以下のようにする。例えば、第１８図に
示すｐＩ）＋、ｐｌ）ｚビットをアクセスする場合は、
ピクセルｐｅａをアクセスするとともに、メモリブロッ
クＭＢＯ，ＭＢ３をマスクして、ｐｂ、、ｐｂ＝ビット
をアクセスする。

なお、マスクモードにおいては、いずれのビット、ある
いはいずれのメモリ装置もマスクしないようにすること
も可能となっている。

以上が、この実施例における動作モードの該略である。

（ｎ）各部の構成 次に、第１図に示す回路各部の構成について説明する。

なお、メモリ装置＃ＯＭ〜＃３Ｍは、すべて同一構成で
あるから、以下の構成説明は、メモリ装置＃ＯＭを例に
とって行う。

［タイミング・コマンド・コントロール回路ＴＣＣ］こ
のタイミング・コマンド・コントロール回路ＴＣＣは、
第１図に示すようにタイミング・コントロール回路ＴＣ
と、コマンド・コントロール回路ＣＣとから構成されて
おり、第３図および第４図に各々の構成を示す。

第３図においてＴａ＝Ｔｆは、各々制御信号入力端子で
あり、端子Ｔａにはロウアドレス・ストローブ信号ＲＡ
Ｓが、端子Ｔｂにはメモリ装置＃ＯＭを選択するか否か
を指定するチップセレクト信号Ｃ８Ｗが、端子Ｔｃには
カラムアドレス・文トロープ信号ＣＡＳが、端子Ｔｄに
はライト・イネーブル信号ＷＥが、端子Ｔｅにはアウト
プット・イネーブル信号ＯＥが、端子Ｔｒにはスペシャ
ルファンクシラン信号ＳＦが各々供給されるようになっ
ている。ＤＬは、ロウアドレス・ストローブ信号ＲＡＳ
を遅延させて信号ＲＡＳＤを作成するデイレイであり、
ＯＲＩはロウアドレス・ストローブ信号ＲＡＳと信号Ｒ
ＡＳＤとの論理和をとってロウアドレス・ストローブ信
号ＲＡＳのパルス幅を長くした信号ＲＡＳＷを作成する
オアゲートである。ＬＦＦ　ｌはチップセレクト信号Ｃ
９Ｗの値を信号ＲＡＳＷの立ち上がり時に取り込むラッ
チタイプフリップ７０ツブ（以下Ｌタイプフリップフロ
ップという）、ＡＮＩはノーマルモードが指定されたこ
とを検出してノーマルモードイネーブル信号ＮＭＥを出
力するアンドゲート、ＡＮ２はマスクモードが指定され
たことを検出してマスクモードイネーブル信号ＭＭＥを
出力するアンドゲート、ＡＮ３は後述するコマンド書込
サイクルが指定されたことを検出してコマンドイネーブ
ル信号ＭＣＥを出力するアンドゲートである。ＬＦＦ　
２　、Ｌ　Ｆ　Ｆ　３　、Ｌ　Ｆ　Ｆ　４は、各々上記
イネーブル信号ＮＭＥ、ＭＭＥ、ＭＣＥの値を信号ＲＡ
ＳＷの立ち上がり時においてラッチするＬタイプフリッ
プフロップであり、その出力端から信号ＮＭＡ。

ＭＫＡ、ＭＣＣを出力する。また、ＬＦＦ　５は、スペ
シャルファンクション信号ＳＦを信号ＲＡＳＷの立ち上
がり時においてラッチするＬタイプフリップフ。ツブで
あり、その出力端から信号ＰＡＭを発生する。また、Ａ
Ｎ４〜ＡＮ９は、上記各信号および他の回路から供給さ
れる制御信号に基づいて、図示の信号を作成するアンド
ゲートであり、ＡＮＩＯ〜ＡＮＩ７は、各々ビットイン
ターフェイスＢＴＩＯ−ＢＴＩ？から供給されるビット
マスク信号Ｂ　Ｍ　ｏ〜Ｂ　Ｍ　７とアンドゲートＡＮ
８から供給される信号ＷＥＰとの論理積をとり、メモリ
Ｍ。−Ｍ７（第５図参照）のライトイネーブル信号Ｗ　
Ｅ　Ｐ　ｏ　＝　Ｗ　Ｅ　Ｐ　？を作成するアンドゲー
トである。

次に、第４図を参照してコマンド・コントロール回路Ｃ
Ｃについて説明する。この図に示すＴａｄＯ〜Ｔａｄ７
は、各々アドレスデータ入力端子であり、このアドレス
データ入力端子ＴａｄＯ〜Ｔａｄ７が各々コマンドレジ
スタｌの入力端に接続されている。この実施例における
コマンドは、８ビツトのコマンドコードによって指定さ
れるとともに、このコマンドコードがアドレスバスを介
して供給されるようになっている。コマンドレジスタｌ
は、ロウアドレス・ストローブ信号ＲＡＳの立ち上がり
時にコマンドコードをラッチし、コマンドデータＭＣＯ
〜ＭＣ７として出力するようになっている。そして、コ
マンドレジスタＩは、コマンドデータのうち最下位ビッ
トであるデータＭＣＯをデコード回路３のデータ端子Ｄ
Ｔおよびデコーダ２の入力端に、データＭＣｌ−ＭＣ３
を各々デコード回路３の第０〜第２ビツト入力端に、デ
ータＭＣ４〜ＭＣ６を各々メインコマンドデコーダの４
の第０〜第２ビツト入力端に供給する。この場合、コマ
ンドデータの上位４ビツトはメインコマンドデータとな
り、下位４ビツトはサブコマンドデータとなる。ただし
、コマンドデータの最上位ビットＭＣ７は、図から判る
ようにドントケアピットになっている。ここで、コマン
ドデータＭＣＯ〜ＭＣ７の値（１６進表示）と、コマン
ド名との関係を次表に示す。

第１表 なお、第１表には、この発明に係わりのあるコマンドの
みを記し、また記載したコマンドの機能については、後
述する。

デコード回路３は、信号ＣＭＥ、ＰＭＥ、ＢＣＥ。

ＬＳＥ、ＦＳＢ、ＤＢＴおよびＲＯＥを各々出力するた
めの第θ〜第７のＤタイプフリップフロップを有してお
り、入力端に供給される３ビツトのデータによっていず
れかのＤタイプフリップフロップが選択されるようにな
っている。すなわち、入力端に供給される３ビツトのア
ドレスデータに対応する番号のＤタイプフリップフロッ
プが選択されるようになっている。そして、データ端子
ＤＴに供給されるデータが、その時に選択されているい
ずれかのＤタイプフリップフロップの入力端に供給され
、アンドゲートＡＮ２１の出力信号ＭＤＳが立ち上がっ
た時に当該Ｄタイプフリップフロップに取り込まれるよ
うになっている。すなわち、コマンドデータＭＣｌ−Ｍ
Ｃ３の値によって信号ＣＭＥ、ＰＭＥ、ＢＣＥ、ＬＳＥ
、ＦＳＢ、ＤＢＴ、ＲＯＥのいずれかが選択され、選択
された信号の値がコマンドデータＭＣＯの値（“ｌ″／
“０”）に書き代えられる。また、デコード回路３のク
リア端子ＣＬには、パワーオンリセット回路５からリセ
ット信号が供給されるようになっており、この結果、電
源オン時には上記第０〜第７のＤタイプフリップフロッ
プのすべてがクリアされるようになっている。

メインコマンドデコーダ４は、入力端に供給される３ビ
ツトのデータに対応する番号の出力端から“ｌ”信号を
出力するものである。このメインコマンドデコーダ４は
、８種の制御信号を出力するようになっているが、この
図においては、この発明に係わりのある信号ＲＧＡのみ
を示す。また、メインコマンドデコーダ４は、アンドゲ
ートＡＮ２０から信号ＭＣ５Ｔが供給されたときにイネ
ーブル状態となる。

デコーダ２は、タイミングコントロール回路ＴＣから信
号ＷＥＷが供給され、かつ、メインコマンドデコーダ４
から信号ＲＧＡが供給されたときにイネーブル状態とな
り、データＭＣＯが“０”であれば信号ＲＰＷを出力し
、データＭＣＯが“！”であれば信号ＷＰＷを出力する
。

［メモリブロックＭＢＯコ 第５図はメモリブロックＭＢＯの構成を示すブロック図
であり、メモリブロックＭＢＯ内の各メモリＭ。−Ｍ７
は、ロウアドレス・ストローブＲＡＳの立ち上がり時に
アドレスバスＡＯ〜Ａ７上に出力されているロウアドレ
スを取り込み、カラムアドレス・ストローブＣＡＳの立
ち上がり時にアドレスバスＡＯ〜Ａ７上のカラムアドレ
スを取り込んでアクセスアドレスを確定する。そして、
リードサイクル時には、アクセスアドレス確定後に信号
０ＥＷ（アウトプットイネーブル信号）が立ち上がると
データ出力が行なわれ、ライトサイクル時には、アクセ
スアドレス確定時またはその後に信号Ｗ　Ｅ　Ｐ　ｏ　
＝　Ｗ　Ｅ　Ｐ　？がハイレベルとなったメモリにデー
タ書込が行なわれるようになっている。

［ビットインターフェイスＢＴＩｉ］ 第６図は、ビットインターフェイスＢＴＩｉ（ただし、
ｉ＝０〜７であり、以下同様とする）の構成を示すブロ
ック図であり、図において、Ｔｌ０ｉ（ｉ＝θ〜７）は
、データ入出力端子である。データ入出力端子Ｔｌ０ｉ
から入力されたデータは、バッファＢＦＦ　１を介して
セレクタ１０の第０．第２゜第３ビツト入力端およびＬ
タイプフリップフロップＬＦＦ６の入力端に供給される
ようになっている。セレクタＩＯは、信号ＰＡＭが“Ｉ
”で信号ＮＭＡが“０“以外のときは第０．第２．第３
ビツト入力端を選択して端子Ｔｌ０ｉに供給されたデー
タを出力し、信号ＰＡＭが“１″で信号Ｎ　Ｍ　Ａが“
０”の場合にのみ第１ビツト入力端を選択してピクセル
インターフェイスＰＸＩ−０（第７図参照）から供給さ
れる信号ＤＩＰを出力する。セレクタｌＯの出力信号Ｗ
ＤＴｉは、ＤタイプフリップフロップＤＦＦ７の入力端
に供給され、ＤタイプフリップフロップＤＦＦ７は、タ
イミング・コントロール回路ＴＣから供給される信号Ｗ
ＥＷが立ち上がった時に信号Ｗ　Ｄ　Ｔ　ｉを取り込む
。このＤタイプフリップフロップＤＦＦ７の出力信号５
ＲＣｉは、バッファＢ−Ｆ　Ｆ　３およびデータバスＤ
Ｔｉを順次弁して、対応するメモリＭｉに供給されるよ
うになっている（第１図参照）。バッファＢＦＦ３は、
タイミング・コントロール回路ＴＣから供給される信号
ＷＥＰが“！”になっているときにイネーブル状態とな
る。

ＬタイプフリップフロップＬＦＦ６は、タイミング・コ
ントロール回路ＴＣから供給される信号ＲＡＳＷが立ち
上がったときにデータを取り込むようになっており、そ
の出力信号Ｆ　Ｂ　Ｍ　ｉがセレクタ１１の第１ビツト
入力端に供給されるようになっている。セレクタ■１は
、第０ビツト入力端にプルアップ抵抗を介して正電圧が
印加されており、また、コマンドコントロール回路ＣＣ
から供給される信号ＢＣＥが“０”のときは第０ビツト
入力端を選択し、信号ＢＣＥが１”のときは第１ビツト
入力端を選択するようになっている。セレクタ１１の出
力信号は、ビットマスクデータＢ　Ｍ　ｉとしてタイミ
ング・コントロール回路ＴＣに供給される。

ＢＦＦ２は、入力端がデータバスＤＴｉに接続されてい
るバッファであり、その出力端はアウトプットデータバ
ッファＩ２のデータ入力端およびオープンドレイン出力
のバッファＢＰＦ　５の入力端に接続されている。アウ
トプットデータバッファＩ２は、アンドゲートＡＮ２５
から供給される信号ＯＥｉが“ｌ“になっているときに
、入力端に供給されているデータをデータ入出力端子Ｔ
ｌ０ｉに出力する。ＢＦＦ６は入力端が接地されている
オープンドレインのバッファであり、このバッファＢＦ
Ｆ６とバッファＢＦＦ　５とは、アンドゲートＡＮ２６
から供給されろ信号０ＥＰｉが“Ｉ”になっているとき
にイネーブル状態となり、各々の出力信号Ｄ　Ｏｉ、　
−ＯＥ　Ｐ　ｉをピクセルインターフェイスＰＸＩ−０
に供給する。

アンドゲートＡＮ２７およびＡＮ２８は、各々信号ＭＫ
Ａ、ＢＭｉ、ＲＰＭＰ、ＰＡＭに基づいて信号ＲＷＸお
よび信号ＲＰＸを作成するゲートであり、アンドゲート
ＡＮ２６は信号ＲＰＸと信号ＯＥＷの論理積をとって信
号０ＥＰｉを作成する。

また、オアゲート０ＲＩＯは信号ＲＷＸと信号ＮＣ８の
論理和をとるゲートであり、アンドゲートＡＮ２５はオ
アゲート０ＲＩＯの出力と信号ＯＥＷの論理積をとって
信号ＯＥｉを作成する。

［ピクセルインターフェイス］ 第７１図は、ビクセルインターフェイスＰＸＩ−〇の構
成を示すブロック図である。この図において、Ｔｌ０ｐ
−０はピクセルデータ入出力端子であり、このピクセル
データ入□出力端子’ｒｒｏｐ−０から入力されたデー
タは、バッファＢＦＰ　１０を介してデータＤＩＰとな
った後、ＬタイプフリップフロップＬＦＦＩＯ１Ｄタイ
プフリップフロップＤＦ’Ｆ　ｌ　１．　ＤＦＦ　ｌ　
２の各入力端に供給されるとともに、前述したビットイ
ンターフェイスＢＴ　Ｉ　ｏ＝　Ｂ　Ｔ　ｌ　ｆ内の各
セレクタ亘０（第６図参照）に供給されるようになって
いる。ＬタイプフリップフロツブＬＦＦ　Ｉ　Ｏは、タ
イミング・コントロール回路ＴＣ（第３図）から供給さ
れる信号ＲＡＳＷが立ち上がった時に入力端に供給され
ているデータを取り込み、ＤタイプフリップフロップＤ
ＦｐＨおよびＤＦＦ　Ｉ　２は、各々コマンド・コント
ロール回路ＣＣから供給される信号ＷＰＷ、ＲＰＷが立
ち上がったときに入力端に供給されているデータを取り
込むようになっている。ＬタイプフリップフロップＬＦ
ＦＩＯ，ＤタイプフリップフロップＤＦＦＩＩ、１２の
各出力信号ＦＣＳ、ＦＷＰ、ＦＲＰは、各々セレクタＩ
　５，１６．１７の各第１ビツト入力端に供給され、セ
レクタ１５゜１６．１７の第θビット入力端には各々プ
ルアップ抵抗を介して正電圧が印加されている。セレク
タ１５は、コマンド・コントロール回路ＣＣから供給さ
れる信号ＢＣＥが“０”のときに第θビット入力端を選
択し、信号ＢＣＥが“ｌ”のときに第１ビツト入力端を
選択する。また、セレクタ１６゜１７は、各々コマンド
・コントロール回路ＣＣから供給される信号ＰＭＥが“
０”のときは第０ビツト入力端を選択し、信号ＰＭＥが
“ｌ”のときは第１ビツト入力端を選択する。この場合
、実際にはセレクタ１６．１７は、１個のセレクタであ
るが、説明の都合上２個のセレクタとして表示する。

１８は、ピクセル・アウトプット・データバッファであ
り、イネーブル端子Ｅに“１”信号が供給されると、デ
ータ端子りに供給されている信号をピクセルデータ入出
力端子Ｔｌ０ｐ−０に出力する。この場合、データ端子
りには、プルアップ抵抗を介して正電圧が印加されると
ともに、ビットインターフェイスＢ　Ｔ　Ｉ　ｏ〜ＢＴ
Ｉ？からデータＤＯｏ　””　Ｄ　Ｏ７が供給されるよ
うになっている。また、ピクセル・アウトプット・デー
タバッファ１８のイネーブル端子Ｅには、ビットインタ
ーフェイスＢ　Ｔ　Ｉ　ｏ”−Ｂ　Ｔ　Ｉ　？から信号
−０ＥＰＯ〜−０ＥＰ？がインバータｔＮＶ５を介して
供給されるようになっており、インバータＩＮＶ５の入
力端には、プルアップ抵抗を介して正電圧が印加されて
いる。

以上が、この実施例における回路各部の構成である。

口実施例の動作 次に、上記構成によるこの実施例の動作について説明す
る。

この実施例には、前述したようにメモリーリード／ライ
トサイクルにおいて、ノーマルモードとマスクモードの
２種の動作モードがある。また、一方においては、上記
サイクルとは全く別にコマンドを書き込むためのコマン
ド書込サイクルがある。そこで、以下の説明においては
、リードサイクル、ライトサイクルの順に説明を行い、
また、各サイクル内においてノーマルモード、マスクモ
ードおよびコマンド書込サイクルについて適宜説明を行
う。

（１）リードサイクル （ａ）ノーマルモード 第８図（イ）に示すように、時刻１．においてロウアド
レス・ストローブ信号ＲＡＳが立ち上がった時に、カラ
ムアドレス・ストローブ信号ＣＡＳのレベルが“０”で
あり、かつ、ライト・イネーブル信号ＷＥおよびアウト
プット・イネーブル信号ＯＥが同図Ｐ、、Ｐ、に示すよ
うに“０”レベルにあると、ノーマルモードが選択され
る。すなわち、上述した条件が成立していれば、第３図
に示すアンドゲートＡＮＩの出力信号ＮＭＥが“ｌ”に
なり、てノーマルモードが選択される。そして、この信
号ＮＭＥがロウアドレス・ストローブ信号ＲＡＳの立ち
上がり時、すなわち、信号ＲＡＳＷの立ち上がり時にＬ
タイプフリップフロップＬＦＦ２に取り込まれ、以後Ｌ
タイプフリップフロップＬＦＦ２の出力信号ＨＭＡが“
ｌ”を維持し、これにより、ノーマルモードが確定され
る。

次に、第８図に示す時刻ｔ、においてカラムアドレス・
ストローブ信号ＣＡＳが立ち上がり、この時点における
ライト・イネーブル信号ＷＥが“０“レベルであると、
リードサイクルオペレーションが開始される。また、こ
の時点においてカラムアドレスが確定され、この結果、
アクセスすべきアドレスが確定される。したがって、各
メモリ装置＃ＯＭ〜＃３Ｍ内のメモリＭＢＯ〜ＭＢ３の
同一アドレスが一斉にアクセスされ、当該アドレス内の
データが読み出される。そして、読み出されたデータは
、第６図に示すように、データバスＤＴｉおよびバッフ
ァＢＦＦ２を順次介してアウトプットデータバッファ１
２のデータ端子りに供給され、このアウトプットデータ
バッファ１２がイネーブル状態となったタイミングにお
いてデータバスＩＯ１に出力される。

アウトプットデータバッファ１２がイネーブル状態とな
るタイミングは、オアゲート０１１１０が“ｌ“信号を
出力していれば、信号ＯＥＷが“ｌ”信号となるタイミ
ングと同じであり、信号ＯＥＷが“１”となる条件は、
第３図から判るようにカラムアドレス・ストローブ信号
ＣＡＳおよび信号ＲＡＳＷが“ｌ”となっている状態に
おいて、アウトプット・イネーブル信号ＯＥが“ｌ”と
なることが必要である。すなわち、第８図に示す例にお
いては、時刻ｔ３においてアウトプット・イネーブル信
号ＯＥが“ｌ”となった時に、上記条件が揃いアンドゲ
ートＡＮ２５の出力信号が“１”となってアウトプット
データバッフｙ！２がイネーブル状態となり、第８図（
へ）に示すタイミングにおいてデータが出力される。

次に、オアゲー）ＯＲＩＯが“ｌ”信号を出力する条件
について説明する。オアゲート０Ｒ１０が“ｌ”信号を
出力するには、信号ＲＷＸあるいは信号ＮＣ９のいずれ
かが“ｌ”となればよいが、このノーマルモードにおい
ては、第３図から判るように、信号ＭＭＥ％ＭＫＡが“
ｌ“レベルにならないから、アントゲ−）ＡＮ２７の出
力信号である信号ＲＷＸが“１”となることはない。し
たがって、オアゲート０ＲＩＯの出力信号は、信号ＮＣ
９の値によって一義的に決定される。以下に、信号ＮＣ
Ｓについて説明する。

第８図に示す時刻ｔ、において、ロウアドレス・ストロ
ーブ信号ＲＡＳが立ち上がった時点は、チップセレクト
データの入力タイミングとなっており、４ビツトのチッ
プセレクトデータが入出力端子Ｔｒｏｐ−ｏ〜Ｔｌ０ｐ
−３から供給される。そして、この際に供給されたチッ
プセレクトデータがビクセルインターフェイスＰＸＩ−
０−ＰＸＩ−３内のＬタイプフリップフロップＬＦＦ　
Ｉ　Ｏ（第７図参照）に、信号ＲＡＳＷの立ち上がり時
に取り込まれる。例えば、チップセレクトデータの第０
ビツトが、第７図に示す入出力端子’ｒｒｏｐ−ｏがら
供給されたとすると、この信号がバッファＢＦＦ】Ｏを
介してＬタイプフリップフロップＬＦＦ　ｌ０１Ｄタイ
プフリツプフロツプＤＦＰＩＩ、ＤＦＦ１２の各入力端
に供給される。この場合、信号ＲＡＳＷは時刻ｔ１にお
いて立ち上がるが、信号ＲＰＷ、ＷＰＷは後述するよう
にこの時点では出力されておらず、このため、チップセ
レクトデータはＬタイプフリップフロップＬＦＦ　１０
のみに取り込まれ、ＤタイプフリップフロップＤＦＦＩ
Ｉ。

１２には取り込まれない。これにより、信号ＰＣ８の値
がチップセレクトデータｊこ対応して“１”もしくは“
０”となり、セレクタＩ５の第１ビツト入力端には“ビ
もしくは“０”信号が供給される。そして、セレクタ１
５に供給される信号ＢＣＥの値が“０”であれば、セレ
クタ１５の出力信号ＣＳＭＰの値は、信号Ｆｃｓの値（
すなわち、デツプセレクトデータの値）によらず常に“
ｌ”となり、信号ＢＣＥの値が“１′であれば信号ＣＳ
ＭＰはチップセレクトデータの値と同じ値になる。この
信号ＣＳＭＰは、第３図に示すアンドゲートＡＮ５の一
方の入力端に供給され、ここで、すでに“ｌ”信号とな
っている信号ＮＭＡと論理積がとられる。

この結果、アンドゲートＡＮ５の出力信号ＮＣＳの値は
、信号ＯＳＭＰの値によって決まり、したがって、仮に
信号ＢＣＥが“！”であるとすれば、信号ＮＣＳの値は
チップセレクト信号の値によって一義的に決定される。

そして、信号ＮＣ９は第６図に示すオアゲート０ＲＩＯ
の一方の入力端に供給され、同オアゲート０ＲＩＯの出
力信号値を決定する。

上述したことから判るように、セレクタ１５（第７図）
に供給されている信号ＢＣＥの値が“ｌ“であれば、ア
ウトプットデータバッファ！２はチップセレクトデータ
の値に従い、同データが“ｌ”のときにイネーブル状態
となる。すなわち、メモリ装置＃ＯＭ〜＃３Ｍのうちチ
ップセレクトデータが“Ｉ“となっているメモリ装置の
みが読み出しデータを送出する。例えば、第９図に示す
ように、メモリ装置＃１Ｍに供給されたチップセレクト
データのみが“ｌ”であった場合は、メモリ装置＃１の
みから８ビツトのデータＤ。−Ｄ７が出力される。

この図において、「Ｘ」の符号は、ドントケアビットで
あることを示している。すなイっち、データの出力を行
わないメモリ装置のアウトプットデータバッファ１２の
出力端は、ハイ・インピーダンスとなることを示してい
る。また、２以上のメモリ装置に対するチップセレクト
データが“１”であれば、これらのメモリ装置から同時
にデータが出力されて共通データバス１０．〜１０．上
で競合状態となるが（第２図参照）、この場合は各ビッ
ト毎に“０”が優先される。これは、各メモリ装置にお
けるアウトプットデータバッファ１２がオープンドレイ
ン出力となっているからである（ただし、通常はいずれ
か１つのメモリ装置からデータ読み出しを行う）。

そして、第９図から判るように、このノーマルモードに
おける読み出しは、いずれかのメモリブロックを指定し
て、個々に８ビツトパラレルの読み出しができるから、
メモリブロックＭＢＯ〜ＭＢ３内のエリアをプログラム
エリアとして使用する場合などに適している。

一方、セレクタ１５（第７図）に供給される信号ＢＣＥ
が“０”のときは、チップセレクトの機能は作用しない
。

ここで、信号ＢＣＥについて説明する。この信号ＢＣＥ
の値は、前述した第１表に示すコマンド「ビット／チッ
プセレクトマスクイネーブル」が供給された時に“１″
となる信号であり、この場合のコマンドの書き込みは、
以下のようにして行なわれる。

まず、第１０図に示すように時刻ｔｌｏにおいて、ロウ
アドレス・ストローブ信号ＲＡＳが立ち上がり、この時
点においてカラムアドレス・ストローブ信号ＣＡＳおよ
びライト・イネーブル信号ＷＥが“１”レベルであれば
、コマンド書き込みモードが選択される。すなわち、カ
ラムアドレス・ストローブ信号ＣＡＳおよびライト・イ
ネーブル信号ＷＥが共に“！“であると、第３図に示す
アンドゲートＡＮ３の出力信号である信号ＭＣＥが“ｌ
”となり、この″１１信号がロウアドレス・ストローブ
信号ＲＡＳの立ち上がり時においてＬタイプフリップフ
ロップＬＦＦ４に取り込まれる。したがって、時刻ｔ、
。以降においては、ＬタイプフリップフロップＬＦＦ４
の出力信号ＭＣＣが“１”となり、コマンド書き込みサ
イクルの動作に入る。また、アンドゲートＡＮ９の出力
信号ＭＣＤがロウアドレス・ストローブ信号ＲＡＳおよ
び信号ＲＡＳＤの双方が“ｌ”となっている間において
“１”となる。すなわち、信号ＭＣＤはロウアドレス・
ストローブ信号ＲＡＳの立ち上がりタイミングよりやや
遅れて立ち上がる。

一方、第４図に示すコマンドレジスタｌにはアドレスバ
スＡＯ〜Ａ７を介して「ビット／デツプセレクトマスク
イネーブル」のコマンドが供給すれ、このコマンドがロ
ウアドレス・ストローブ信号ＲＡＳの立ち上がり時に取
り込まれる。コマンド「ビット／チップセレクトマスク
イネーブル」は第１表に示すように、１Ｏ進表示で（０
７）と表されるコードであるから、コマンドレジスタｌ
の出力は、ＭＣ０−ＭＣ２が′１”信号、他の出力が“
０“信号となり、デコード回路３の第０、第１ビツト入
力端に“■１信号が供給される。これにより、デコード
回路３は、入・力信号のデコード結果「３」に対応する
信号ＢＣＥを“ｌ”とし得る状態となり、クロック端子
に供給されている信号ＭＤＳが立ち上がるタイミングに
おいて信号ＢＣＥを“１”とする。そして、信号ＭＤＳ
は、ロウアドレス・ストローブ信号ＲＡＳよりやや遅れ
て立ち上がるから、信号ＢＣＥは第１Ｏ図に示す時刻ｔ
、。からやや遅れたタイミングにおいて“ｌ”信号とな
る。上述のことから判るように、この実施例によるメモ
リ装置を通常のメモリとして使用するときは信号ＢＣＥ
を“０”とし、ビット／チップセレクトマスクを有効に
したいときは信号ＢＣＥを“ｌ”とする。

以上が信号Ｂ　ＣＥ　ｆＪ＜“ｌｏとなるまでの経緯で
ある。そして、上述したコマンド［ビット／チップセレ
クトマスクイネーブル」の書き込みは、通常はノーマル
モードのアクセスをする前に行い、ノーマルモード動作
時には、メモリ装置＃ＯＭ〜＃３Ｍに対しチップセレク
トデータが有効となるように設定しておく。すなわち、
ノーマルモードアクセス時には、第８図（へ）に示す時
刻ｔ１のタイミングにおいて、入出力端子ｌ０ｐ−０〜
ｌ０Ｐ−３からチップセレクトデータを供給してメモリ
装置＃ＯＭ〜＃３Ｍのいずれか１つ（もしくは２以上）
を選択し、その後の時刻ｔ４のデータ読み出しにおいて
は、選択したメモリ装置以外のデータをマスクするよう
にする。また、同様にして、次のアクセスタイミングｔ
、においても、入出力端子ｌ０ｐ−〇〜ｌ０ｐ−３から
所望のメモリ装置を選択するためのチップセレクトデー
タを供給する。このようにすれば、メモリのリードサイ
クル内において、そのアクセスに先立って所望のメモリ
装置を選択することができ、事実上のチップセレクトを
極めて高速で行うことができる。

以上がリードサイクルにおけるノーマルモード動作であ
る。

（ｂ）マスクモード 次に、リードサイクルにおけるマスクモードの動作につ
いて説明する。

マスクモードを設定するための回路各部の信号の条件は
、ロウアドレス・ストローブ信号ＲＡＳの立ち上がり時
においてライト・イネーブル信号ＷＥがｌ”レベルにあ
ることを除いては、前述したノーマルモード設定のため
の条件と同じである。

すなわち、第８図に示す時刻ｔ１においてロウアドレス
・ストローブ信号ＲＡＳが立ち上がったとすると、この
時点においてカラムアドレス・ストローブ信号ＣＡＳお
よびアウトプット・イネーブル信号ＯＥが“０”レベル
にあり、かつ、同図（ニ）の点Ｐ３に示すようにライト
・イネーブル信号ＷＥが“ｌ”レベルにあることが条件
となる。

上述した条件が満たされると、第３図に示すアンドゲー
トＡＮ２の出力信号ＭＭＥが“ｌ“信号となり、かつ、
この“１１信号がロウアドレス・ストローブ信号ＲＡＳ
の立ち上がり時にＬタイプフリップフロップＬＦＦ３に
取り込まれ、以後ＬタイプフリップフロップＬＦＦ３の
出力信号ＭＫＡが“１”レベルを維持し、マスクモード
が確定される。

次に、時刻ｔ、においてカラムアドレス・ストローブ信
号ＣＡＳが立ち上がると、この時点でカラムアドレスが
取り込まれ、アクセスすべきアドレスが確定する。そし
て、アクセスアドレスが確定してから所定時間が経過し
た時刻ｔ、においては、ライト・イネーブル信号ＷＥが
“０”、アウトプット・イネーブル信号ＯＥが“１”な
る条件の下に、該当するアドレス内のデータが出力され
るが、このデータはビット毎およびメモリ装置毎に適宜
マスクされる。ここで、マスク処理が行なわれた場合の
データ出力状態について説明する。

第１１図はワード方向の読み出しを行った場合のマスク
状態を示しており、図に示すＢ　Ｍ　ｏ〜ＢＭ、および
ＲＰＭＰは各々第６図および第７図に示す信号の値を示
している。この図においては、メモリ装置＃ＯＭ１＃３
Ｍ内の信号ＲＰＭＰが“０”、メモリ装置＃１Ｍ、＃２
Ｍ内の信号ＲＰＭＰが”ｌ”となり、信号Ｂ　Ｍ　？　
〜Ｂ　Ｍ　ｏ　カ（００１１１１００）の場合を示して
いる。なお、信号ＢＭ。

〜Ｂ　Ｍ　、は、各メモリ装置＃ＯＭ〜＃３Ｍにおいて
同一の値となるが、これについては後述する。

さて、信号Ｂ　Ｍ　ｏ〜Ｂ　Ｍ　ｔおよび信号ＲＰＭＰ
が第１１図に示す値になると、共通データバス■０゜〜
１０．の第７、第６、第１１第０ビツトがハイ・インピ
ーダンス状態（図では「−」記号）となり、第５、第４
、第３、第２ビツトが（０１００）の値となる。すなわ
ち、信号ＲＰＭＰが“ｌ”となっているメモリ装置のデ
ータであって、信号ＢＭｉが“ｌ”となっているビット
のデータのみが出力許可状態となり、さらに、出力され
たデータが競合した場合は、“０“信号が優先するよう
になっている。

以上が、ワード方向の読み出しを行った場合のマスク処
理後のデータ出力である。

第１２図は、ピクセル方向のデータ読み出しを行った場
合のマスク状態を示しており、図示の記号の意味は、第
１１図において示したものと同様である。この場合にお
いては、信号ＲＰＭＰが“ビとなっているメモリ装置の
データであって、かつ、信号Ｂ　Ｍ　ｉが“ｌ“となっ
ているビットのみが出力許可状態となり、各メモリ装置
内の該当するビットが入力端子Ｔｌ０ｐ−０−ＴＩＯｐ
−３７，：各々出力される。この際、同一メモリ装置内
でデータが競合した場合には、“０”信号が優先となっ
て出力されるようになっている。

以下に、信号Ｂ　Ｍ　ｉの値および信号ＲＰＭＰの値の
設定、および設定後のリード動作について説明する。

■ビット単位のマスク設定 ビット単位のマスクは、第８図（へ）に示す時刻ｔ、に
おいて、ビットマスクデータ（８ビツト）として共通デ
ータバス■０゜〜１０？を介してメモリ装２＃ＯＭ〜＃
３Ｍへ各々供給される。このビットマスクデータは、マ
スクしようとするビットを“０”、マスクしないビット
を“１”としたデータである。そして、ビットマスクデ
ータ内の１ビツトが、第６図に示すデータバスＩＯｉ、
バッファＢＦＦＪを介してＬタイプフリップフロップＬ
ＦＦ６の入力端に供給される（各メモリ装置共通）。Ｌ
タイプフリップフロップＬＦＦ６は信号ＲＡＳＷの立ち
上がり時（Ｒ’ＡＳの立ち上がと同じタイミング）に、
入力端に供給されているマスクデータを取り込み、信号
Ｆ　Ｂ　Ｍ　ｉとしてセレクタ１１の第１ビツトに供給
する。ここで、信号ＢＣＥが前述したコマンド書き込み
によって“ｌ”に設定されていれば、セレクタ１１の出
力信号ＢＭｉは、マスクデータの値に一致して“０”ま
たは“ｌ”の値をとる。そして、この信号ＢＭｉはアン
ドゲートＡＮ２７およびＡＮ２８の各入力端に供給され
、これにより、アウトプットデータバッファ１２および
バッファＢＦＦ５．ＢＦＦ６のイネーブル信号である信
号ＯＥ　ｉ、　ＯＥ　Ｐ　ｉのオン／オフに寄与する。

なお、第３図から明らかなように信号ＮＣＳはマスクモ
ードにおいては、出力されない。

この場合、アウトプットデータバッファ１２がイネーブ
ル状態になれば、メモリＭｉ（第１図参照）から読み出
されたデータはバッファＲＦＰ　２およびアウトプット
データバッファｆ２を順次弁して各メモリ装置に共通の
データバスＩＯｉに出力される。また、バッファＢＦＦ
５．ＢＦＦ６がイネーブル状態になればメモリＭｉから
読み出されたデータはバッファＢＦＦ２およびバッファ
ＢＦＦ５を介して第７図に示すピクセル・アウトプット
・データバッファ１８の入力端りに供給されるとともに
、インバータＩＮＶ５の出力信号が“ｌ”となってピク
セル・アウトプット・データバッファ１８がイネーブル
状態となるから、結局、メモリＭｉから読み出されたデ
ータは、ピクセル・アウトプット・データバッファ１８
を介して入出力端子Ｔｌｏｐ−０（アルＬＮＧ、ｔＴ　
Ｉ　ｏｐ−１−Ｔ　Ｉ　ｏｐ−３＞Ｊ：供給される。す
なわち、信号ＯＥｉがワード方向データ出力の許可／非
許可を決定し、信号０ＥＰｉがピクセル方向データ出力
の許可／非許可を決定する。

■メモリ装置単位のマスク設定 メモリ装置単位のマスクデータは、第１表に示すコマン
ド「リードプレーンマスク」の実行の際に入出力端子’
ｒｔｏｐ−ｏ−ＴＩＯｐ−３から供給される。第１３図
は、コマンド「リードプレーンマスク」を実行する際は
、まず、第１３図（イ）に示すように、ロウアドレス・
ストローブ信号ＲＡＳが立ち上がる時刻ｔ、。において
、カラムアドレス・ストローブ信号ＣＡＳおよびライト
・イネーブル信号ＷＥがＩ”であればコマンド書き込み
サイクルが開始される。ここまでの動作は、前述した第
１０−の場合と同様である。ただし、時刻ｔ３Ｇにおい
てコマンドレジスタ！（第４図）に書き込まれる値は、
第１表に示すように１６進表示で（１０）となる。この
結果、コマンドレジスタＩの出力のうち“１”信号とな
るのはＭＣ４のみとなり、メインコマンド・デコーダ４
の電０ビット入力端に“１”信号が供給される。メイン
コマンド・デコーダ４はイネーブル端子に供給されてい
る信号ＭＣ５Ｔが立ち上がると、入力信号をデコードし
て信号ＲＧＡを“１”信号とする。この場合、信号ＭＣ
５Ｔの値は、信号ＭＣＤと信号ＣＳＭＰの論理積によっ
て決定される。そして、信号ＭＣＤはコマンド書き込み
サイクルにおいては、信号ＲＡＳＤ（第３図）の立ち上
がり時に“夏”となり、以後“ｌ”レベルを維持する信
号であり、また、信号ＣＳＭＰ（第７図参照）は前述し
た信号ＢＣＥが“０”であれば常に“ｌ”、信号ＢＣＥ
が“Ｉ”であればチップセレクトデータに応じた値とな
る信号である。

したがって、コマンド「リードプレーンマスク」の書き
込みは、信号ＢＣＥが“ｌ”であってチップセレクトデ
ータが“１“、あるいは信号ＢＣＥが“θ″という条件
の下に、信号ＲＡＳの立ち上がり時に行なわれる。

上述のように、時刻ｔ、。においては、コマンドレジス
タＩに、コマンド「リードプレーンマスク」が書き込ま
れる。しかしながら、この時刻ｔ３ｏにおいては、第１
３図（イ）に−点鎖線で示すように信号ＲＡＳＤが０”
信号であるため、信号ＭＣＤが“ビ信号にならず（第３
図参照）、この結果、第４図に示す信号ＭＣ８Ｔが“ｌ
”信号にならない。

したがって、メインコマンド・デコーダ４はイネーブル
状態とならない。次に、時刻ｔ３１になると、ロウアド
レス・ストローブ信号ＲＡＳ、信号ＲＡＳＤ、カラムア
ドレス・ストローブ信号ＣＡＳ１信号ＷＥがともに“！
”信号となり、この結果、メインコマンド・デコーダ４
がイネーブル状態となって信号ＲＧＡを“ビとする。ま
た、時刻ｔ３１においては、信号ＷＥＷが“ビとなり（
第３図参照）、この結果、デコーダ２がイネーブル状態
となる。

この時、デコーダ２の入力端に供給されているコマンド
データＭＣＯは“０″信号であるから、デコーダ２はイ
ネーブル状態となったタイミングにおいて信号ＲＰＷを
“ビとする。この信号ＲＰＷは第７図に示すＤタイプフ
リップフロップＤＦＦ　１２のクロック端子に供給され
ているから、この時点において、Ｄタイプフリップフロ
ップＤＦＦＩ２は人力に供給されているデータを取り込
む。

一方、メモリ装置単位のマスクデータ（以下リードプレ
ーンマスクデータという）は、第１３図に示す時刻ｔ３
Ｉにおいて入出力端子Ｔｌ０ｐ−０−ＴＩＯｐ−３から
供給され、このプレーンリードマスクデータが第７図に
示すバッファＢＦＦ　１０を介してＤタイプフリップフ
ロップＤＦＦ　Ｉ　２の入力端に供給される。この結果
、リードプレーンマスクデータは、時刻ｔ３１において
ＤタイプフリップフロップＤＦＦ　１２に取り込まれ、
ＤタイプフリップフロップＤＦＦ　１２の出力信号ＦＲ
Ｐの値が、リードプレーンマスクデータの値に一致する
。

そして、信号ＦＲＰはセレクタ夏７の第１ビツト入力端
に供給されるから、信号ＰＭＥが１”であれば、信号ｒ
（ＰＭＰの値はリードプレーンマスクデータの値に一致
する。この信号ＲＰＭＰは、第６図に示すアンドゲート
ＡＮ２７．ＡＮ２８の入力端に供給され、前述した信号
０ＥＰｉおよび信号ＯＥｉのオン／オフに寄与する。

信号Ｐ　Ｍ　Ｅは、コマ°ンド「プレーンマスクイネー
ブル」（第１表参照）が実行されたときに、“ピとなる
信号である。このコマンド「プレーンマスクイネーブル
」の書き込みは、前述したコマンド「ビット／チップセ
レクトマスクイネーブル」の場合と同様に、第１Ｏ図に
示すタイミングで行なわれる。この実施例におけるコマ
ンドには、メモリ装置内の所定のフリップフロップにデ
ータの書き込みを行うものと、データの書き込みを伴わ
ないものの２種があり、データ書き込みを伴うものは第
１３図に示すタイミングにより、データ書き込みを伴わ
ないものは第１０図に示すタイミングにより、それぞれ
書き込まれるようになっている。

■信号Ｂ　Ｍ　ｉおよび信号ＲＰＭＰの機能以上のよう
にしてビット単位のマスクに寄与する信号Ｂ　Ｍ　ｉと
、メモリ装置単位のマスクに寄与する信号ＲＰＭＰが設
定され、これらの信号がアントゲ−）ＡＮ２７．ＡＮ２
８に供給されろ。このアンドゲートＡＮ２７．ＡＮ２８
の出力信号が信号ＯＥｉ、０ＥＰｉのオン／オフに寄与
すること、および、信号ＯＥｉ、０ＥＰｉが各々ワード
方向およびピクセル方向のデータ出力イネーブルに寄与
することはすでに述べたが、以下にこれらの信号の関係
について詳細に説明する。

まず、第６図から判るようにアンドゲートＡＮ２７およ
びＡト２８が“ビ信号を出力する条件は、信号ＰＡＭに
ついての条件を除けば同じである。

この信号ＰＡＭの値は、第８図（ト）に示すように、ロ
ウアドレス・ストローブ信号ＲＡ　Ｓが立ち上がる時刻
１＋におけるスペシャルファンクション信号ＳＰの値に
よって決まる。例えば、時刻ｔ１におけるスペシャルフ
ァンクション信号ＳＦの値が“Ｉ”信号であったとする
と（第８図（ト）の点Ｐ４参照）、ロウアドレス・スト
ローブ信号ＲＡＳが立ち上がった時にＬタイプフリップ
フロップＬＦＦ　５が“１″信号を取り込み、信号ＰＡ
Ｍが“Ｉ“となる。同様に時刻１＋におけるスペシャル
ファンクション信号ＳＦが“０”信号であったとすると
、ロウアドレス・ストローブ信号ＲＡＳの立ち上がり時
にＬタイプフリップフロップＬＦＦ５が“０”信号を取
り込み、信号ＰＡＭが“０”となる。この信号ＰＡＭが
“０”となったときにワードアクセスモードが指示され
、信号ＰＡＭが“Ｉ”となったときにピクセルアクセス
モードが指示される。

そして、信号ＰＡＭが“０”となってワードアクセスモ
ードが選択されるとすると、アンドゲートＡＮ２７が“
ｌ“信号出力可能となるが、アンドゲートＡＮ２７に供
給されている信号のうち信号ＭＫＡ（第３図参照）はマ
スクモードが設定された後は定常的に“！”となる信号
であるから、アンドゲートＡＮ２７の出力信号は、結局
、信号Ｂ　Ｍ　ｉと信号ＲＰＭＰとの論理積によって決
定される。

すなわち、信号Ｂ　Ｍ　ｉと信号ＲＰＭＰの双方が“ｌ
”の時に、アンドゲートＡＮ２７の出力信号が“ｌ”と
なり、アンドゲートＡＮ２５の一方の入力端に供給され
ている信号ＯＥＷが“１”となると、信号ＯＥｉが“ｌ
”となって、アウトプットデータバッファ！２がイネー
ブル状態となる。したがって、第１１図に例示したよう
に、信号Ｂ　Ｍ　ｉと信号ＲＰＭＰの双方が“１”とな
っているビットのみがデータバスＩＯｏ〜ＩＯｔに出力
される。

また、信号ＰＡＭが“ｌ”となってピクセルアクセスモ
ードが選択され°る場合は、アンドゲートＡＮ２８が“
ｌ”信号出力可能となるが、アンドゲートＡＮ２８の出
力信号は、上記の場合と全く同様に信号ＢＭｉと信号Ｒ
ＰＭＰの論理積によって決定される。、したがって、第
１２図に示すように、信号ＢＭｉと信号ＲＰＭＰの双方
が“１”となっているビットのデータのみが入出力端子
Ｔｌ０ｐ−０〜Ｔｌ０ｐ−３に出力される。

以上がマスクモードにおけるリードサイクルの動作であ
り、リードサイクル内でそのアクセスに先立って、所望
のメモリ装置および所望のビットを適宜マスクすること
ができ、かつ、これらの設定や切換が極めて高速で行な
われる。

また、上述したように、ピクセルアクセスモードとワー
ドアクセスモードの切換が、ロウアドレス・ストローブ
信号の立ち上がり時におけるスペシャルファンクション
信号の値によって行われる。

すなわち、アクセスモードの切換がメモリサイクルで高
速に行われる。

なお、第１１図および第１２図に示す状態を設定するた
めの条件をまとめると、第１１図に示す場合にあっては
、マスクモード設定、信号Ｐ　Ｍ　Ｅ、信号ＢＣＥが“
１″、かつ、信号ＰＡＭが“Ｏ”となっていることが条
件となり、第１２図に示す場合にあっては、マスクモー
ド設定、信号ＰＡＭ、信号ＰＭＥおよび信号ＢＣＥが“
１″となっていることが条件である。また、第１８図に
示すように、１ドツトに対応するピクセルデータ（４ビ
ツト）を読み出す際は、すべてのメモリ装置内の信号Ｒ
ＰＭＰを“１”とするとともに（第１２図参照）、読み
出したいドツトに対応する位置の信号ＢＭｉを“ｌ“と
すればよい。

（ＩＩ）ライトサイクル 次に、ライトサイクルについて説明する。前述のリード
サイクルと同様にライトサイクルにおいてら、ノーマル
モード、およびマスクモードがあり、さらに、これらの
サイクルとは別にコマンド書き込みサイクルがある。以
下にこれらについて説明する。

（ａ）ノーマルモード このモードは、リードサイクルにおけるノーマルモード
と同様のモードであり、第９図に示すように、チップ需
しクトデータが“Ｉ”となっているメモリ装置に対して
のみデータの書き込みがワード方向に行なわれるモード
である。

このモードの設定は、リードサイクル時と全く同様であ
り、第１４図（イ）に示す時刻ｔ４０において、ロウア
ドレス・ストローブ信号ＲＡＳが立ち上がった時に、カ
ラムアドレス・ストローブ信号ＣＡＳが“０”、ライト
・イネーブル信号ＷＥおよびアウトプット・イネーブル
信号ＯＥが“０”レベルにあればノーマルモードが設定
され、第３図に示す信号ＮＭＥおよび信号ＮＭＡが順次
“ｌ“信号となり、ノーマルモードが確定される。

次に、第１４図に示す時刻ｔ４１においてカラムアドレ
ス・ストローブ信号ＣＡＳが立ち上がり、この時点にお
けるライト・イネーブル信号ＷＥが“Ｉ”であると、ラ
イトサイクルの実行が開始される。また、この時点にお
いてカラムアドレスが確定され、この結果、書き込むべ
きアドレスが確定される。したがって、各メモリ装置＃
ＯＭ〜＃３Ｍ内の同一アドレスが一斉にアクセスされ、
当該アドレスに共通データバスＩＯｏ〜１０７上のデー
タが同時に書き込まれる。この場合、前述したリードサ
イクルの時と同様に、ロウアドレス・ストローブ信号Ｒ
ＡＳが立ち上がる時刻ｔ４゜においてチップセレクトデ
ータの書き込みが可能となっており、このタイミングに
おいてチップセレクトデータが供給され、かつ、信号Ｂ
ＣＥが“１″となっていれば、チップセレクトデータが
“１″となっているメモリ装置に対してのみデータ書き
込みが行なわれる。このチップセレクト動作について、
以下に説明する。

まず、データ書き込みタイミングである時刻ｔ４、にお
いては、供給データバスＩＯｉ上のデータは、第６図に
示すバッファＢＦＦ　１を介してセレクタｌＯの第０．
第２．第３ビツト入力端に供給される。この場合、ノー
マルモードにおいては、信号ＨＭＡが“１″信号である
から、セレクタ１０は第２あるいは第３ビツト入力端を
選択する。したがって、セレクタＩＯの第２あるいは第
３ビツト入力端に供給されたデータは、セレクタＩＯを
通過し、さらに信号ＷＥＷの立ち上がり時にＤタイプフ
リップフロップＤＦＰ　７に取り込まれ、信号５ＲＣｉ
として出力される。この信号５ＲＣｉはバッファＢＦＦ
３がイネーブル状態となった時にメモリＭｉに供給され
るが、バッファＢＦＦ３をイネーブル状態とする信号Ｗ
ＥＰは、第３図に示すように信号ＮＣＳが“ｌ”となら
なければ“ｌ”信号になることはない。そして、信号Ｎ
ＣＳの値は、信号ＮＭＡと信号ＣＳＭＰの論理積によっ
て決定されるため、チップセレクトデータが“０“で信
号ＣＳＭＰが“０”となっている場合は、信号ＷＥＰは
“Ｉ”とならず、信号５ＲＣｉはメモリＭｉに供給され
ない。

また、信号ＷＥＰが出力されなければ、第３図に示す信
号ＷＥＰ、−ＷＢＰ、もすべで出力されないから、メモ
リＭ。−Ｍ７にライトイネーブル信号が供給されず（第
５図参照）、書込動作は行なわれない。以上のようにし
て、信号ＢＣＥが“！”の場合は、チップセレクトデー
タが“Ｉ“となっているメモリ装置にのみデータ書込が
行なわれる。

なお、第３図に示すオアゲート０Ｒ３０〜０Ｒ３７によ
り、信号ＣＳＭＰが“１′″であれば、ライトイネーブ
ル信号ＷＥＰ、〜ＷＥＰ７は信号ＢＭｏ　”　Ｂ　Ｍ　
？の影響を受けず“Ｉ”となる。すなわち、ノーマルモ
ード時においては、各メモリＭ０〜Ｍ。

に対して一斉に書き込み可能となっている。

（ｂ）マスクモード 第１４図に示す状態であって、時刻ｔ４０においてライ
トイネーブル信号ＷＥが“１”レベルにあれば、マスク
モードが設定される。すなわち、第１４図に示す状態で
ライトイネーブル信号ＷＥを“ｌ”にすると、リードサ
イクル時と同様に第３図に示す信号ＭＭＥ、信号ＭＫＡ
が順次“１”信号となり、マスクモードの実行が開始さ
れる。次に、時刻ｔ４１においてカラムアドレス・スト
ローブ信号ＣＡＳが立ち上がると、この時点でカラムア
ドレスが取り込まれ、アクセスすべきアドレスが確定す
る。そして、アクセスするアドレスが確定した時刻ｔ４
１において、同図（へ）に示すように直ちに該当するア
ドレスにデータ書き込みが行なわれる。この場合、メモ
リに書き込まれるデータは、ビット毎およびメモリ装置
毎に適宜マスクされる。

以下にマスク処理が行なわれた際のデータ書き込み状態
について説明する。

第１５図は、ワード方向にデータ書き込みを行った場合
のマスク状態を示している。ワード方向の書込みはワー
ドアクセスモードにすることが必要である。ワードアク
セスモードにするには、第１４図に示す時刻ｔ４゜の直
前から、同図（ト）の点Ｐ１３に示すようにスペシャル
ファンクション信号ＳＦを“０”信号にする。これによ
り、第３図に示すＬタイプフリップフロップＬＦＦ５の
出力信号である信号ＰＡＭが“０”信号になり、ワード
アクセスモードが設定される。

そして、第１５図に示す信号ＷＰＭＰは第７図に示すセ
レクタ１６の出力信号である。第１５図においては、メ
モリ装置＃１Ｍ、＃２Ｍ、１３Ｍ内の信号ＷＰＭＰが“
Ｉ”となり、信号Ｂ　Ｍ　７〜８Ｍ、が（００１１００
１１）の場合を示している。

信号Ｂ　Ｍ　ｏ　’＝　Ｂ　Ｍ　？は、各メモリ装置に
おいて同一の値となるが、これは前述したリードモード
時の場合と同じである。

さて、信号ＢＭ、−ＢＭ？および信号ＷＰＭＰが第１５
図に示す状態となり、また、データＤ、〜Ｄｏとして図
示のように（００１０１１１０）が供給されると、信号
ＷＰＭＰが１”となっているメモリ装置のメモリＭｉで
あって、信号ＢＭ、〜ＢＭ７が“ｌｏとなっているビッ
ト位置に対応するもののみにデータの書き込みが行なわ
れる。この場合、書き込みが行なわれるメモリ装置＃１
Ｍ〜＃３Ｍにあっては、すべて同一のデータ書き込みと
なる。

次に、第１６図は、ピクセル方向のデータ書き込みを行
った場合のマスク状態を示している。ピクセル方向のデ
ータ書込を行うには、ピクセルアクセスモードとする必
要がある。これは第１４図に示す時刻ｔａｏの直前から
同図（ト）の点Ｐ、４に示すように、スペシャルファン
クション信号ＳＦを“菫”レベルにする。これにより、
第３図に示すＬタイプフリップＬＦＦ５の出力信号であ
る信号ＰＡＭが“ｌ”信号になり、ピクセルアクセスモ
ードが設定される。

第１６図に示す状態では、信号ＷＰＭＰが“！”となっ
ているメモリ装置のメモリＭｉであって、かつ、信号Ｂ
　Ｍ　Ｏ〜Ｂ　Ｍ　ｔが１”となっているビット位置に
対応するメモリＭｉのみにデータ書き込みが行なわれる
。この場合の書き込みは、各メモリ装置＃ＯＭ〜＃３Ｍ
内において書き込み可能となるビットには、各々入出力
端子Ｔｌ０ｐ−０〜’ｒｒｏｐ−３から供給されるデー
タが共通に書き込まれる。

第１５図、第１６図に示す信号Ｂ　Ｍ　ｏ　’＝　Ｂ　
Ｍ　？の値の設定は、前述のリードサイクルのときと同
様に行なわれ、また、信号ＷＰＭＰの値の設定は、以下
のようにしておこなわれる。

まず、第１表に示すコマンド［ライトプレーンマスク」
を実行し、この実行の際に入出力端子Ｔｔｏｐ−ｏ〜Ｔ
ｌ０ｐ−３からマスクデータを供給する。このコマンド
「ライトプレーンマスク」は、第７図に示すＤタイプフ
リップフロップＤＦＦ　Ｉｌにデータ書込を行うコマン
ドであり、第１３図に示すタイミングでコマンド書き込
みが行なわれる。すなわち、第１３図に示す時刻ｔ３１
において、第４図に示す信号ＷＰＷが立ち上がり、これ
により、入出力端子Ｔｌ０ｐ−０〜Ｔｌ０Ｉ）−３から
供給されたマスクデータが、同時刻ｔ３１において第７
図に示すバッファＢＦＦ　ｌ　Ｏを介してＤタイプフリ
ップフロップＤＦＦ　１１に取り込まれ、信号ＦＷＰと
して出力される。この結果、信号ＦＷＰの値は、マスク
データの値に一致する。信号ＦＷＰは、セレクタ１６の
第１ビツト入力端に供給されるから、信号ＰＭＥが“ｌ
”であれば、セレクタ！６の出力信号ＷＰＭＰは、マス
クデータに一致した値の信号となる。また、信号ＰＭＥ
は、前述したように、コマンド「プレーンマスクイネー
ブル」が実行されたときに“ｌ”となる。

次に、信号ＢＭｉと信号ＷＰＭＰの作用について説明す
る。これらの信号は、第３図に示すようにいずれもライ
トイネーブル信号ＷＥＰ、−ＷＥＰ、のオン／オフに寄
与する。すなわち、信号ＷＰＭＰが“０”であれば、ア
ンドゲートＡＮ６の出力信号ＭＷＰが“０“となり、こ
の結果、オアゲートＯＲ２の出力信号が“０“となる（
マスクモードでは信号ＮＣＳは常に“０”）。したがっ
て、アンドゲートＡＮ８の出力信号ＷＥＰが“０”とな
って各メモリＭｉへのライトイネーブル信号ＷＥＰ、〜
ＷＥＰ？がすべて“０”となり、いずれのメモリにも書
き込こみが許可されない。

また、信号Ｗ　Ｐ　Ｍ　Ｐが“１”となって信号ＷＥＰ
が所定のタイミングにおいて“１”となることがあった
としても、信号ＢＭＯ−ＢＭ７のいずれかが“０”であ
れば、“０”となっているビットのライトイネーブル信
号ＷＥＰｉは出力されない。すなわち、書き込みが許可
されるのは、信号ＷＰＭＰと信号ＢＭ、−ＢＭ７の双方
が“Ｉ”となっているビットのみとなる。そして、ワー
ド方向のデータ書き込みは、共通データバスＩＯｉ→バ
ッファＢＦ’Ｆ’ｌ（第６図）→セレクタＩＯの第０．
第２．第３ビツト入力端＝ＤタイプフリツプフロツプＤ
ＦＦ７−バッファＢＦＦ３→メモリＭｉなる経路で書き
込むべきデータが転送され、ピクセル方向のデータ書き
込みは、入出力端子Ｔｌ０ｐ−ｉ→バッファＢＦ’Ｆ１
０（第７図）→セレクタ１０の第１ビツト入力端（第６
図）→ＤタイプフリップフロップＤＦＦ７→バッファＢ
ＦＦ３なる経路で書き込むべきデータが転送される。

以上がライトサイクルにおけるマスクモードの動作であ
り、ライトサイクル内でそのアクセスに先立って、所望
のメモリ装置および所望のビットを適宜マスクすること
ができ、かつ、これらの設定や切り換えを極めて高速で
行うことができる。

なお、第１５図および第１６図に示す状態を設定するた
めの条件をまとめると、第１５図に示す場合にあっては
、マスクモード設定、信号ＰＭＥ。

信号ＢＣＥが“！”、かつ、信号ＰＡＭが“θ″となっ
ていることが条件となり、第１６図に示す場合にあって
は、マスクモード設定、信号ＰＡＭ、信号ＰＭＥおよび
信号ＢＣＥが“ｌ”となっていることが条件となる。

また、この実施例においては、第１４図に示すう°イト
サイクルとは別のタイミングのライトサイクルであるレ
イト・ライトサイクルモードを有している。このライト
サイクルは、第１７図に示すように、カラムアドレスが
取り込まれた後、所定時間経過後（時刻ｔ。）において
データ書き込みが行なわれるようになっている。

以上が、この実施例の構成および動作である。

上記実施例においては、ノーマルモードとマスクモード
との切換がメモリサイクル内で高速に行える利点が得ら
れる。しかも、ノーマルモードおよびマスクモードの各
々についても、メモリサイクル内でワードアクセスモー
ドとピクセルアクセスモードとに切り換えることができ
る。すなわち、モードの組合せとしての４つの態様を、
メモリサイクルにおいて任意に設定することができる。

「発明の効果」 以上説明したように、この発明によれば、ピクセル方向
のアクセスとワード方向のアクセスを切り換えるモード
切換信号が供給される端子と、メモリアクセスのスター
ト制御信号がアクティブとなるタイミングにおける前記
モード切換信号の値に従ってメモリのアクセス方向を切
り換えるモード切換手段とを具備したので、アクセス方
向の切換をコマンドを用いずに行うことができ、これに
より、ソフトウェアの能率を大幅に向上させることがで
きる。

【図面の簡単な説明】

第１図はこの発明の一実施例の全体構成を示すブロック
図、第２図はメモリ装置の接続状態を示すブロック図、
第３図□はタイミング・コントロール回路ＴＣの構成を
示すブロック図、第４図はコマンド・コントロール回路
ＣＧの構成を示すブロック図、第５図はメモリブロック
の構成を示すブロック図、第６図はビットインターフェ
イスの構成を示すブロック図、第７図はピクセルインタ
ーフェイスの構成を示すブロック図、第８図は同実施例
のリードサイクルのタイミングチャート、第９図はノー
マルモード時の各メモリ装置のデータ入出力状態を示す
図、第１０図、第１３図は各々コマンド書き込みサイク
ルのタイミングチャート、第１１図、第１２図は各々リ
ードサイクル時におけるマスク状態と出力データとの関
係を示す図、第１４図はライトサイクルのタイミングチ
ャート、第１５図、第１６図は各々ライトサイクル時に
おけるマスク状態と書込データとの関係を示す図、第１
７図はし、イト・ライトサイクルのタイミングチャート
、第１８図はフレームバッファと表示面との関係を示す
概念図である。 ＴＣＣ・・・・・・タイミング・コマンド・コントロー
ル、ＭＢＯ・・・・・・メモリブロック、ＢＴｌ、−Ｂ
Ｔｌ、・・・・・・ビットインターフェイス、ＰＸＩ−
０・・・・・・ピクセルインターフェイス、Ｔｆ・・・
・・・端子、ＳＦ・・・・・・スペシャルファンクショ
ン信号（モート切換信号）。

Claims (1)

【特許請求の範囲】
1. ピクセル方向のアクセスとワード方向のアクセスを切り
   換えるモード切換信号が供給される端子と、メモリアク
   セスのスタート制御信号がアクティブとなるタイミング
   における前記モード切換信号の値に従ってメモリのアク
   セス方向を切り換えるモード切換手段とを具備すること
   を特徴とするメモリ装置。