JPS6219953A

JPS6219953A - 実装記憶容量認識方式

Info

Publication number: JPS6219953A
Application number: JP15866385A
Authority: JP
Inventors: Takashi Ihi; 孝井比
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1985-07-17
Filing date: 1985-07-17
Publication date: 1987-01-28

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔概要〕記憶装置の実装記憶容量を認識する方式であって、実装
された記憶容量をメモリ実装単位毎にテストアドレス信
号に応じて各メモリ実装単位から発する信号によって実
装の有無を認識する。

〔産業上の利用分野〕

本発明は、記憶装置に実装された記憶容量を認識する方
式に関するものである。

通常、多数の単位記憶素子を集積回路化したメモリチッ
プでメモリチップ群を構成し、更にいくつかのメモリチ
ップ群をプリント基板に搭載してメモリカードを構成す
る。

従って、メモリカードを実装した記憶装置がもつ記憶容
量は、メモリカード枚数と、そこに搭載されるメモリチ
ップのメモリ容量とその個数で決まる。

そして、データ処理装置は要求される業務を処理するの
に必要な記憶容量を記憶装置に装備し、その記憶容量の
調整は実装するメモリカードの枚数と搭載するメモリチ
ップによって行われる。

この方法はメモリ容量を必要量に応じて増減することが
できる合理的な方法であるが、メモリカードあるいはメ
モリチップの所要数が、所定位置に挿入されていること
を確認しておかないと、記憶容量に不足を来し、指定す
るアドレスに記憶素子をもたないことになり、予期しな
いトラブルをひきおこす場合がある。

従って、このようなトラブルの発生を防止するために、
メモリカード、メモリチップの所要数が所定位置に設置
されていることをデータ処理装置の運用に際して、事前
に確認する必要がある。

あるいは、メモリカード、メモリチップの数と位置を認
識した上で、運用する必要がある。

そのために、これらの数量とその位置をチェックするた
めの簡易な方式が要望される。

〔従来の技術〕

従来、記憶装置の記憶容量を認識する方法は、目視によ
って行われ、メモリカードの所要数と所定位置を確認し
ていた。

この方法は誤認、誤算を伴うので、次いで第３＋ａ１図
のような方式が考えられた。

メモリカード１、メモリチップ群が２群まで搭載される
ものとし、各群に定数発生回路１０を付設し、メモリチ
ップ群が搭載されていれば対応する定数発生回路１０の
出力端子に、例えば信号「１」が出力するようにする。

但し第３（ａ）図では定数発生回路１０に反転ドライバ
素子を用い、従ってその入力信号は「０」となっている
。

読取回路４１には各メモリチップ群に対応して認識回路
を有し、「１」を読取れば、メモリチップ群１１の存在
が確認されたことになる。

第３（ｂ）図は、メモリカード１のメモリチップ群ごと
にメモリカード１内の入出力端子間をドライバ素子ｌＯ
゛　を介して接続するか、あるいは短絡して、各メモリ
カード１の対応する端子が縦続接続されている。

そして始点端子に信号「１」発生する信号源を接続し、
終点の読取回路４２に信号「１」が出力すれば、メモリ
カードは所定数が所定位置に設置されていることになる
。

また、信号ｒＯＪが出力するようであれば、いずれかの
メモリカードが所定位置に挿入されていないことを示し
ている。

第３（ｃ）図は第３（ａ）図のメモリカードからの信号
ｒｌＪを読取回路４３内で論理積回路（以下、アンド回
路と称する）の入力にし、そのアンド回路の出力の信号
ｒｌＪを検出してメモリカードが正常に挿入されている
のを確認する方法である。

〔発明が解決しようとする問題点〕

第３（ａ）図では各メモリカード中のメモリチップ群毎
の搭載の有無を認識できるが、配線の本数を多く必要と
し、また読み取り回路４１の入力端子数も多く必要とな
る。

第３（ｂ）図、第３（Ｃ）図の方法は全てのメモリカー
ドが実装されているか否かを確認する方法で、第３（ｂ
）図の方法はメモリカードの入出力接続端子が第３（ａ
）図、第３（Ｃ）図の方法より２倍の４端子必要で、且
つメモリカード端子間を縦続接続しなければならない煩
わしさがある。

あるいは第３（Ｃ）図の方法ではやはり配線の本数や読
取回路４３の入力端子数が多く必要になる。

本発明は、このような点に鑑みて創作されたもので、簡
易な構成で記憶装置に実装された記憶容量を認識する方
式を提供することを目的としている。

〔問題点を解決するための手段〕

第１図は本発明の実装記憶容量認識方式の原理ブロック
図を示す。

第１図において、■は記憶装置に実装されたメモリカー
ド、２はデコーダ回路であって、デコーダ回路２はメモ
リカード１のメモリチップ群１１を特定するアドレス信
号３が入力する。

デコーダ回路２はそのアドレス信号３を解読して、アド
レス信号３が特定するメモリチップ群１１が接続された
メモリカード１の入力端子１２に信号「１」を送出する
。

メモリカード１は搭載するメモリチップ群１１の入力端
子１２を有し、入力端子１２はドライバ回路１３に接続
され、ドライバ回路１３で論理反転した信号、この場合
信号「０」がメモリチップ群１１に入力される。

一方、ドライバ回路１３の非反転出力、この場合信号ｒ
ｌＪは論理和回路（、以下オア回路と称する）１４の入
力となる。

このオア回路の入力にはメモリカードエの全ての入力端
子１２からの信号がドライバ回路１３を介して接続され
る。

オア回路１４の出力はメモリカード１の出力端子１５に
接続され、メモリカード１の出力端子１５はバス線１６
に共通接続（ドツト・オア）されて読取回路４４に接続
される。

〔作用〕

メモリカードのメモリチップ群を特定するには、デコー
ダ回路２に特定するメモリチップ群のアドレス信号、即
ち、テストアドレス信号３を入力する。

デコーダ回路２はテストアドレス信号３を解読して、例
えばメモリカードＡのメモリチップ群１１を特定する信
号であれば、メモリカードの入力端子１２に信号「１」
が入力し、ドライバ１３の出力を「０」にすることによ
って、メモリチップ群１１を励起する。

一方、端子１２に受信した信号「１」は、オア回路１４
を介して出力端子１５に出力する。

このように実装単位であるメモリチップ群１１で一旦受
信したチップセレクト信号を再度出力することにより、
その実装単位が存在しないときは当該出力信号も存在し
ないこととなる。

読取回路はテストアドレス信号３の関連でメモリカード
１にあるメモリチップ１１の存在を認識する。

即ちテストアドレス信号３がメモリチップ群１１のアド
レスを指定した時、読取回路に信号「１」があれば、そ
のメモリチップ群１１が存在することが確認でき、テス
トアドレス信号３を順次変えて、その都度バス線は１６
上の信号を確認することによって記憶容量を認識するこ
とができる。

〔実施例〕

以下、図面を参照して本発明の実施例を詳細に説明する
。

なお、全図を通じて同一符号は同一対象物を示す。

本例ではメモリカードにはメモリチップ群が２群収容さ
れているものとして説明する。

第２図は本発明の一実施例であって、通常記憶装置のア
クセス時には制御装置からアクセスアドレスが送出され
る。

図ではアクセスアドレスの中の上位ビット３゜がチップ
セレクトアドレス信号で、これがメモリチップ群１１を
指定するビットとして切換回路２０の１人力となり、実
装容量認識のために作成されたテストアドレス信号３が
もう一方の入力となる。

記憶装置のアクセス時には切換回路２０の出力はアクセ
スアドレスのチップセレクトアドレス３゛である。

また、切換回路２０の出力は、テスト信号によってテス
トアドレス信号３に切換えられる。

メモリカード１は入力端子１２と、ドライバ回路１３と
、所定数のメモリチップ１０１でメモリチップ群の一単
位が構成される。

即ち、実装容量はこの単位で認識され、更に、各ドライ
バ回路１３の非反転出力はオア回路１４の入力となり、
取り出されたオア回路の出力はメモリカードの１個の出
力端子１５に接続される。

１枚のメモリカードエに１つのメモリチップ群のみ搭載
する場合は、第１図のメモリカードＡのように、実装さ
れないチップ群のドライバ回路も存在しないめで、テス
トアドレス信号でこのチップ群を指定してもオア回路１
４には信号「１」を生じないので、そのチップ群が搭載
されていないことが認識できる。

上記したように、メモリチップ群１１を指定するアドレ
ス信号を制御装置からチップセレクト信号の上位ピント
を利用することもできるが、アクセスデータとの認識を
分離する手段が複雑となるので、本発明の説明では、テ
ストアドレス信号として分離を明確にした。

なお、上記説明では実装単位としてチップ群を想定した
が、本発明はこれに限られず、チップあるいはカードを
実装単位としてもよいことは云うまでもない。

〔発明の効果〕

以上述べてきたように、本発明によれば、各メモリカー
ド１の出力端子１５のみでよく、配線もバス線１６のみ
でよく、また読取回路の入力端子も１つでよく、極め簡
易な回路構成で、記憶装置の記憶容量をメモリチップ群
単位で正確に把握することができ、実用的には極めて存
用である。

【図面の簡単な説明】

第１図は本発明の実装容量認識方式の原理ブロック図、第２図は本発明の実施例の図、第３図は従来例の図である。図において、１はメモリカード、２はデコーダ回路、１１はメモリチップ群（メモリ実装単位）、１３はドラ
イバ回路、１４は論理和（オア）回路、１５はメモリカード出力端子１６はバス線、（Ｃ）懺来り９図第３ｍ

Claims

【特許請求の範囲】

（１）メモリアドレスをデコードする手段（２）と、デ
コード手段（２）からの選択信号により選択される複数
のメモリ実装単位（１１）から構成される記憶装置にお
いて、前記メモリ実装単位（１１）には、一旦受信した選択信
号を再び外部へ出力する手段（１３）を設けるとともに
、複数のメモリ実装単位（１１）の出力手段（１３）の出
力を読取る手段（１４、１５、１６、４４）を設け、所
望のメモリアドレスを与えたときに前記読取り手段（１
４、１５、１６、４４）に所定の信号が読取られるか否
かにより、当該メモリアドレスに対応するメモリ実装単
位の有無を認識することを特徴とする実装記憶容量認識
方式。
（２）上記メモリ実装単位（１１）は、メモリカード（
１）上に複数搭載されるメモリチップ群（１１）であり
、上記読取り手段（１４、１５、１６、４４）には、メモ
リカード（１）上の複数のメモリチップ群（１１）の出
力手段（１３）の出力の論理和をとる手段（１４）と、
該論理和手段（１４）の出力をメモリカード（１）の外
部へ出力する端子（１５）と、複数のメモリカード（１
）の端子（１５）と、複数メモリカード（１）の端子（
１５）を共通接続するバス線（１６）とを含むことを特
徴とする特許請求の範囲第１項記載の実装記憶容量認識
方式。