JPS62202245A

JPS62202245A - メモリ−アドレス発生器

Info

Publication number: JPS62202245A
Application number: JP61251051A
Authority: JP
Inventors: Hisaaki Azumaguchi; 東口　壽明
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1985-11-22
Filing date: 1986-10-21
Publication date: 1987-09-05

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、メモリーにメモリーのアドレスを与えるメモ
リーアドレス発生器に関するものである。

〔従来の技術〕

従来、画像メモリー等にメモリーのアドレスを与えるメ
モリーアドレス発生器は、高速に動作するため、水平ア
ドレスカウンタ、垂直アドレスカウンタで構成され、こ
れらの出力をそれぞれメモリーにカラムアドレス、ロー
アドレスに対応させている。第２図に従来のメモリーア
ドレス発生器の構成を示す。第２図において、１はクロ
ック入力端子、２はメモリーサイクルカウンタ、３は水
平アドレスカウンタであシ、これらカウンタ２゜３で１
水平周期のカウンタを構成する。４は１水平周期ごとに
変化する垂直アドレスカウンタ、５は水平アドレスカウ
ンタ３及び垂直アドレスカウンタ４を、それぞれメモリ
ーのカラムアドレス、ローアドレスに対応させるための
切り替え器であυ切り替え器５の出力がメモリーのアド
レスとして、メモリー（図示せず）に供給される。６は
、メモリーのタイミング信号（ＲＡＳ、ＣＡ８等）を発
生するタイミングコントローラである。

ここで、画像メモリーに入力される画像データをテレビ
ジョン映像信号とし、標本化周波数（ｆ８）をサブキャ
リア周波数（ｆ　ｓｃ　）の４倍（ｆｓ””４ｆｓｃ）
とすると、端子１に入力されるクロックの周期は、７０
　ｎ５ｅｃである。通常メモリーのアクセスサイクルは
２２０〜２８０　ｎ５ｅｃであるため、メモリーサイク
ルカウンタ２は、４カウント（２８０ｎ５ｅｃ　）で動
作し、この出力をタイミングコントローラ６でデコード
してメモリータイミングを発生させる。また水平アドレ
スカウンタ３は、メモリーサイクルごとにカウントアツ
プする。メモリーサイクルカウンタ２及び水平アドレス
カウンタ３は１水平周期分のカウンタとして動作するた
めトータル９１０カウンタとして動作する。尚垂直アド
レスカウンタ４は１水平周期ごとにカウントアツプする
様に動作する。

〔発明が解決しようとする問題点〕

上述したアドレスカウンタ構成では１水平周期をメモリ
ーサイクルで分割することができない（９１０÷４＝２
２７．５　）。このため、メモリーサイクルが１水平周
期に１目早分となる。すなわちタイミングコントローラ
ー６より出力されるコントロール信号が半サイクロとな
る場合がある。しかし、メモリー（図示せず）に与える
タイミング信号は、最低周期を保証しないと誤動作を起
こす。このため、前記半サイクルのタイミング信号を出
力しない様に、タイミングコントローラー６は制御され
る。このことはタイミングコントローラ６を複雑にする
ばかりで々く、前述した様にカウンタ２゜３が１水平周
期をメモリーサイクルで割り切れない。従ってカウンタ
２，３のすべての出力をデコードして９１０カウンタと
して動作させなければならないという欠点があった。

そこで、本発明は上記欠点に鑑み、１水平周期を変化さ
せないで容易にメモリーサイクルで分割することができ
るメモリーアドレス発生器を提供するものである。

〔問題点を解決するための手段〕

本発明によれば、クロック信号を受け、メモリーに与え
るメモリーアドレスを発生するメモリーアドレス発生器
において、前記クロック信号とゲート信号とを受け、該
ゲート信号に従って、該クロック信号から一定周期で所
定個数ずつ抜き、残りのクロックを前記メモリーアドレ
ス発生器に与えるゲート回路と、前記メモリーアドレス
発生器により発生されるメモリーアドレスを受け、前記
ゲート信号を発生するゲート信号発生器とを備えたこと
を特徴とするメモリーアドレス発生器が得られる。

〔実施例〕

まず第３図に示す従来のメモリアドレス発生器と比較し
ながら本発明の詳細な説明する。第３図に示す従来のメ
モリーアドレス発生器では、メモリーサイクルカウンタ
２及び水平アドレスカウンタ３はトータル９１０カウン
トで動作したため、メモリーサイクルで分割することが
できなかった。

よって分割できるためには、前記２つのカウンタ２．３
が９０８カウントで動作すれば良い。しかし９０８カウ
ントで動作すると１水平周期が２クロック分、短くなっ
てしまう。そこで、クロックを２クロックだけ抜きカウ
ンタ２，３がカウントアツプしない様にすれば１水平周
期は同じで、カウント値だけが９０８カウントすること
ができる。

次に、本発明について図面を参照して説明する。

第１図は上記原理に基づく本発明の第１の実施例のブロ
ック図である。符号１〜５は、第３図に示されるメモリ
ーアドレス発生器のものと同じものを指している。、但
し、メモリーサイクルカウンタ２、及び水平アドレスカ
ウンタ３の動作は後述する様な差がある。７はメモリー
に与えるタイミング信号を発生するタイミングコントロ
ーラーである。８はクロックをゲートするゲート回路、
９はクロックをゲートするゲート信号を発生するゲート
信号発生器である。

ゲート信号発生器９は、クロックを抜くゲート信号を、
水平アドレスカウンタ３の出力をデコードして発生する
。さらに具体的に述べれば、ゲート信号発生器９は、水
平アドレスカウンタ３の出力より１水平周期に１回の頻
度で任意の位置で２クロック分抜くだめのゲート信号を
発生するもの６一である。従って、クロック入力端子１のクロック信号は
、ゲート回路８で２クロック分抜かれることによシ、１
水平周期は同じで、メモリーサイクルカウンタ２及び水
平アドレスカウンタ３からなる１水平周期分のカウンタ
のカウント値だけ９０８となる。またタイミングコント
ローラー７は通常は４クロツクごとにメモリータイミン
グを発生するがクロックの抜かれた部分、ナなわらカウ
ンタの停止している期間の子だけ２クロック分長くなる
だけである。

次に第２の実施例について説明する。第２の実施例は標
本化周波数として、サブキャリアの３倍（ｆｓ＝３ｆｓ
ｃ）であるが、１水平周期毎に、標本化位相を半サイク
ルずらすととによυ、垂直方向にサンプリング点が並ぶ
方式（位相反転標本化方式）を考える。この時、■水平
周期間のクロック数６８２．５となり、半サイクルの端
数が出ると共に、メモリーサイクルで分割するととがで
き々い。よって分割できる数にするためには、１水平周
期を６８０でカウントする様にすれば良い。すなわち２
．５サイクルのクロックを抜き取る様に動作する。

図面を参照して説明する。第２図は、本発明の第２の実
施例のブロック図である。符号２，４，５゜７．８は、
第１図と同じものを指している。１０はクロック入力端
子、１１はゲート回路８でゲートされたクロックを１／
２する１／２カウンタ、１２は水平アドレスカウンタ、
１３はゲート信号発生器であり、構成としては第１図と
同様である。

本実施例の動作としては、クロック周波数が、１水平周
期で０．５の端数が出るため、クロック入力として、標
本化周波数の２倍（６ｆ、。−１３６５ｆ■）を入力す
ることにより、クロック学位に動作することができる。

入力されたクロックはゲート回路８で５クロック分抜き
、この抜かれたクロックを１／２カウンタ１１で１／２
にすることによシ（１３６５−５／２＝６８０　）、１
水平周期のクロック数を６８０とすることができる。こ
のため、カウンタ２．１２は１水平周期で６８０カウン
タとして動作することができる。また、ゲート信号発生
器１３は水平アドレスカウンタ１２の出力をデコードし
たタイミングから入力クロックの５クロックサイクル分
のゲート信号を発生する。さらに、このゲート信号は１
水平周期に１回の頻度で発生する。

この動作によシ、クロック入力端子１から入力されたク
ロックはゲート回路８で５クロック分抜かれることによ
り、１水平周期は同じで、１／２カウンタ１１、メモリ
ーサイクルカウンタ２、水平アドレスカウンタ１２によ
り１３６０のカウント値とすることができる。また、タ
イミングコントローラは、クロックの抜かれた部分のみ
長くなるだけである。さらに、１／２カウンタ１１の出
力を標本化パルスとすることにより水平周期毎に位相の
合った標本化信号を発生することができる。

尚、本実施例ではクロック周波数をサブキャリア周波数
の４及び３倍で行なったが、本発明は、これに限定され
るものではなく、メモリーサイクルで水平周期が分割で
きない周波数であれば、端数分のクロックをゲートして
抜かれたクロックをアドレス発生器に加えるようにすれ
ばよいことはもちろんである。

〔発明の効果〕

以上説明したように本発明はメモリーに与えるアドレス
を発生するアドレスカウンタを動作させるためのクロッ
クを必要数ゲートすることによシメモリーサイクルで分
割でき、しかも、１水平周期の変化しないアドレス発生
器を容易に実現できる効果を有する。なお本発明回路は
アドレス発生器がＬＳＩで構成され基本サイクルがメモ
リーサイクルである様なＩＣを利用する場合には非常に
有効である。

【図面の簡単な説明】

第１図は本発明の第１の実施例のブロック図、第２図は
本発明の第２の実施例のブロック図、第３図は従来の方
式のブロック図である。図において、１・・・・・・クロック入力端子、２・・
・・・・メモリーサイクルカウンター、３・・・・・・
水平アドレスカウンタ、４・・・・・・垂直アドレスカ
ウンター、５・・・・・・切り替え器、６，７・・・・
・・タイミングコントローラー、８・・・・・・ゲート
回路、９・・・・・・ゲート信号発止器、１０・・・・
・・クロック入力端子、１１・・・・・・１／２カウン
タ、１２・・・・・・水平アドレスカウンタ、１３゛・
・・・・・ゲート信号発生器。代理人　弁理士　　内　原　　　音茅　１　回

Claims

【特許請求の範囲】

クロック信号を受け、メモリーに与えるメモリーアドレ
スを発生するメモリーアドレス発生器において、前記ク
ロック信号とゲート信号とを受け、該ゲート信号に従っ
て、該クロック信号から一定周期で所定個数ずつ抜き、
残りのクロックを前記メモリーアドレス発生器に与える
ゲート回路と、前記メモリーアドレス発生器により発生
されるメモリーアドレスを受け、前記ゲート信号を発生
するゲート信号発生器とを備えたことを特徴とするメモ
リーアドレス発生器。