JPS6220323A - 半導体素子の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は半導体レーザ、ＦＥＴ等の半導体素子の製造方
法、特に第１の結晶成長、選択エツチング、第２の気相
成長の工程を順次含む製造方法において、酸化膜等の半
導体表面の変成にＪ：る結晶性悪化のない量産性にすぐ
れた製造方法に関するものである。

（従来の技術） 半導体レーザの製造方法を例にとって従来技術を説明す
る。第３図は従来技術による作られた半導体レーザの構
造を示す断面図、第４図（ａ）〜（Ｃ）はその製造を示
す工程図である。（例えばＩＥＤＭ’８３Ｐｒｏｃｅｅ
ｄｉｎｇｓ　ｐｐ２９２〜２９５）。第１の気相成長例
えばメタル・オーガニックケミカルペーパーデポジショ
ン法（以下ＭＯＣＶＤ法を略記する。）を用いてｎ型Ｇ
ａＡｓ基板１２七にｎ型Ａ、１ｏ、４５Ｇａ□、５５Ａ
ｓ層１３．　ＡＩ□、１５Ｇａ□、Ｂ５Ａｓ活性層１４
．ｐ型Ａ１０，４５Ｇａ□、５５Ａｓ層１５．ｎ型Ｇａ
Ａｓ層１６を形成する（第４図（ａ））。次にウェット
エツチングによる選択エツチングを行なってｐ型Ａ、１
０，４５　Ｇａｏ、５５Ａｓ層１５が露出する溝１７を
形成しく第４図（ｂ））、こののち第２の気相埋め込み
成長を行ってｐ型ＡｌＯ，４５Ｇａｏ。５５Ａｓ層１８
、ｐ型ＧａＡｓ層１９を形成して（第４図（Ｃ））第３
図に示した半導体レーザ結晶が完成する。ｎ型ＧａＡｓ
層１６は電流狭窄層と損失ガイドによる横モード制御の
ための光吸収層の役割をしている。この製造は量産性に
すぐれたＭＯＣＶＤ法を用いるため、少なくとも結晶成
長工程に限っていえば量産性は従来の液相エピタキシャ
ル成長法を用いるのに比べれば格段にすぐれている。

（発明が解決しようとする問題点） しかし、この際問題となるのは溝１７の選択エツチング
工程である。ＡｌｘＧａ１−ｘＡｓはＸが大きくなるほ
ど酸化されやすく、ＡｌｘＧａ１−ｘＡｓの露出した表
面は空気中で容易に酸化膜を形成し、加熱によって酸化
膜が除去されない。これに比べてＧａＡｓ表面もやはり
空気中で酸化膜を形成するが還元性のガス中で加熱すれ
ば容易に分解する。したがって、溝１７の底面は空気ｒ
４ｒｊこさらされるため酸化膜の」二に気相埋め込み成
長を行なうことになる。

Ａ、］、ｘＧａ１−ｘＡｓ層１−５のＸ値が大きいとき
には電気的特性の悪化、埋め込み層１．８．１９におけ
る結晶転位の発生、さらには埋め込み成長そのものがで
きなくなる。

ま　た、　通　常ｐ　型Ａｌ□、４５Ｇａｏ、５５Ａｓ
　　層１５　　は２０００〜５０００人とうすいため、
ウェッ）・エツチングを用いて溝１７の底面がｐ型Ａ１
０．４５Ｇａ□、５５Ａｓ層１５を貫通しないように制
御するのは困難である。ＧａＡｓとＡｌｘＧａ１−ｘＡ
ｓの選択エッチャントを用いることも考えられるが、通
常の選択エッチャントはＡｌｘＧａ１−エＡｓ層表面に
厚い酸化膜を形成する。

本発明はこの問題を解決した半導体素子の製造方法を提
供することにある。

（問題点を解決するための手段） 本発明は、第１のＧａＡｓ層と第２のＧａＡｓ層との間
にＡｌｘＧａ１−ｘＡｓ層（ｘ＞０．１−）を少なくと
も有しかつ前記第２のＧａＡ、ｓ層が最上層となってい
る積層構造を少なくとも具備する多層構造を基板上に形
成する第１の結晶成長工程と、前記第１のＧａＡｓ層が
露出する深さの溝を前記多層構造に形成する工程と、前
記第２のＧａＡｓ層と溝底部に露出している第１のＧａ
Ａｓ層とを塩化水素による気相エツチングにより除去し
た後、前記溝部および前記ＡｌｘＧａＩ　−ｘＡｓ層」
二に半導体層を形成する第２の結晶成長工程とを少なく
とも備えた構成となっている。

（作用） 本発明に係る、気相エツチング直前の結晶表面は溝側部
を除いてＧａＡｓ層が露出している。前述のようにＧａ
Ａ、ｓ層は加熱により容易に酸化層が除去できるため、
清浄な表面を得ることが可能である。

また、塩化水素を用いた気相エツチングにおいてはＧａ
ＡｓとＡＩＸＧａＩ　−ｘＡｓ（Ｘ＞０．１）のエツチ
ングレートが大きく異なり、ＡｌｘＧａ１．−ｘＡｓ（
ｘ＞０．１）のエツチレーＩ・はきわめて小さいためＧ
ａＡｓ層を選択的に除去することができる。さらに塩化
水素を用いた気相エツチングでは鏡面のＧａＡｓ表面を
得ることは困難であるがＧａＡｓ層を除去し、露出した
ＡｌｘＧａＩ　ｘＡｓ層（ｘ＞０．１）の鏡面性は良好
である。

このように気相エツチングを行ない、ＧａＡｓ層を除去
した清浄かつ鏡面のＡｌｘＧａ１−ｘＡｓ層表面上に第
２の気相埋め込み成長を行なって結晶転位の少ない良質
の半導体層を形成することができる。また、溝側部には
ＡｌｘＧａ１　＋　−ｘＡｓ層が露出するが、ｘ　＜　
０．５程度にしておけば埋め込み層の結晶性に大きな影
響は出ない。

（実施例） 第１図は本発明の一実施例を示す図である。

第１の結晶成長を例えばＭＯＣＶＤ法を用いて行ない、
ｎ型ＧａＡｓ基板１上にｎ型ＡｌＯ，４５Ｇａ□、５５
　Ａｓｓ層。

ＡＩ（１，１５Ｇａ□、８５Ａｓ活性層３．ｐ型Ａｌ□
、４５Ｇａ、０．５５Ａｓ層４．ｎ型ＧａＡｓ層（第１
のＧａＡｓ層）５．ｎ型ＡｌＯ，２ＧａＯ，ＢＡｓ層６
．ｎ型ＧａＡｓ層（第２のＧａＡｓ層）１０を形成する
（第１図（ａ））。次に選択エツチングを行なってｎ型
ＧａＡｓ層５が貫通しない程度の深さの溝１１を形成す
る（第１図（ｂ））。こののち塩化水素を用いた気相エ
ツチングを行なってｎ型Ｇａ、Ａｓｓ層１及び溝７底部
のｎ型ＧａＡｓ層５を除去する（第１図（Ｃ））。この
直後に第２のＭＯＣＶＤ法を用いた気相成長を行なって
ｐ型ＡｌＯ，４５Ｇａｏ、４５Ａｓ層８．ｐ型ＧａＡｓ
層９を形成して（第１図（ｄ））本発明に係る半導体レ
ーザ結晶が完成する。本発明の製造工程に用いる気相エ
ツチングの条件は、−例として温度８５０°Ｃにおいて
ＨＣＩ正味流量５ｃｃ／ｍｉｎ、　ＡｓＨ３正味流量＃
ｎ０ｃｃ／ｍｊｒｉ、、　’−１ヤリ−’、１’　カ入
トｌ−（（７）水素”スｊＨＥ　１４　カ］　２７／ｍ
ｉ、ｎ−て、　Ｇａ、Ａｓ、′Ｉ）ＪＩＬ　ツ４−１・
−］□は糸’Ｊ　’）、、、６００人／ｍｉｎである３
、同Ｉ゛条イ′ｌでＡｔ（１，２ＧａＯ，ＢＡｓｌＱ７
の一丁ツチーレ　Ｉ−ｆｌＧａＡＳの１／６程度ζ１．
ｐ）る、　１．、、たが〜）ζ１１型ＧａＡｓ層１（１
（〕）層厚ａ３ｏｏｏ人、溝゛７底部ｒノ）”　鼎Ｇｊ
−１ＡＢ層ｂ　（７）　、１６４厚ぞ）３０００人と１
．ブ、エツチング時間を２分稈β“に゛・目１ばｎ　！
！’！　ＧａＡ！：層−１（１，溝ｒ７底部（ハｎ　？
Ｆ　ＧａＡｒ１層１３は完全に除去され、鏡面の髪１型
Ａ１（）、２　Ｇａ（３８Ａ：；層６１及びｐ、！！：
’ａ　Ａ’［０，４５Ｇａｏ５５　、ＡＳＳｎ２露出ｔ
ｄ、。イー１−ど“・この１（而は酸化膜の存在ｌ、７
ないきわめで消１１１なも（７）ｆｉ’　ｊ・）る１１
、−のため、２（相二１ツチング直後に）［２ツ成され
る狸７め込み層８．９１Ｊ結晶軒：位が少イア　＜良質
のもので゛ある。

第２図（ａ）−・（ｅ）は本発明に係る製造方法により
１゛１らノ１、るＦＥＴの製造工程の−・例ろ・示す。

第１のＭＯＣＶＤ成長により高抵抗ＧａＡｓ基板２０１
に高抵抗Δ−１０，５ＣＴａ□、５Ａｓ層２１．：ｎ型
ＧａＡｓ層２２．高抵抗Ａ１０．５ＧａＯ，５Ａｓ層２
３．高抵抗ＧａＡｓ層２４を■し成する（第２図（ａ）
）。次に選択エツチングにより工１型Ｇ　ａＡＳ層を貫
、ｉＭＬない溝２５．２６を形成する（第２図（ｂ））
。５二ノどキコ′・・／チー゛・・グマスク１．．″′
ｊｉ　５ｉ０２マノ、りを用い、溝、柘。

１２６１、冒、］Ｓりまれ人部分ＩＩ”　＋、Ｉ選択°
ｆ−・ソヂーング後もＳｉＯ２？入り′、）、’７を残
１．（゛おく。１″ののらＭＯＣＶＤ反応↓戸反応１夕
中什し・ソプングを行’Ｊ”　、、で、５ｉ０２〆？ス
ク（″）イ【い部分の高量、抗ｃａＡＳ　％　２．４と
溝２ｂ、　、２６底部の１１型Ｇａ、Ａｉ；層２：≧を
除去１．（第２図（ｃ））、緒、０１行イーｒうＭ（１
）（八１（−）埋め込み成長にト；いてｌＩ型Δ１０，
３（：’；ａＯ，７Δ５Ｖ２８．１１をＧａＡ”、、層
を順次耳形成する（第２図（ｄ））、、最後にゲー用・
電極３０．トド・・イン電極３１．す〜・ス１ｌｌｉ−
極３２４・１ド成１−１て本発明に係るＦＥＴが完成７
する（第２図（ｅ））。本発明に係るＦＥＴＩ；を電流
注入−領域力ｆ＋ｌｌ＋２５．２６と、５．れ；、”は
さ；上ねた部勺に限定これるため集積化（、′″（ｌ道
ｊｌ−でいる９、 （発明の効用） 以ト説明し７か、■うに、本発明によれば清浄な結晶に
面上に良質の結晶層をＪｌφ成する１′二とができ、信
頼性、素子特性に優れた半導体素子を容易に得ることが
できる４、このように本発明は半導体１／　−ザのみな
らず１、ＦＥＴ、集積回路等の製造に応用が期待さｉす
る。

【図面の簡単な説明】

第１図（ａ）〜（ｄ）は本発明の第１の実施例を示す工
程図、第２図（ａ）−（ｅ）　ｌ；ｌ第２の実施例の製
造工程を示す図、第３図（、：〕従来技術により得られ
る半導体レーザの一例の構造を示すｌ折面図、第４図（
ａ）−（ε）はその製造工程を示す図である。 図において、 １、１２−：ｎ型ＧａＡｓ基板、 ２、１．３−−−ｎ型Ａ１０．４５Ｇａ０．６５ＡＳ層
、３、１４−−−ＡｌＯ，１５Ｇａｏ、Ｂ５Ａｓ活性層
、４、１５−ｐ型Ａｌ□、４５Ｇａｏ、５５Ａｓ層１５
、１０．１６−ｎ型Ｇａ、Ａｓ層、 ６−ｎ型Ａ１ｏ、２Ｇａ□、ＢＡｓ層、７、１１．、１
７．２５．２６・・・溝、８、　：ｔｓ−ｐ型Ａ、１０
．４５Ｇａ□、５５Ａｓ層、９、．１９・ｐ型ＧａＡｓ
層、　　　　２Ｏ−ＧａＡｓ基板、２１、２３−−−Ａ
Ｉ□、５Ｇａ□、５Ａｓ層、　　２２−ｎ型ＧａＡｓ層
、２４・・・高抵抗ＧａＡｓ層 第１図 第２図 第２図 Ｃｄ）

Claims (1)

【特許請求の範囲】
1. 第１ＧａＡｓ層と第２のＧａＡｓ層との間にＡｌｘＧａ
   ＿１＿−＿ｘＡｓ層（ｘ＞０．１）を少なくとも有しか
   つ前記第２のＧａＡｓ層が最上層となっている積層構造
   を少なくとも具備する多層構造を基板上に形成する第１
   の結晶成長工程と、前記第１のＧａＡｓ層が露出する深
   さの溝を前記多層構造に形成する工程と、前記第２のＧ
   ａＡｓ層と溝底部に露出している第１のＧａＡｓ層とを
   塩化水素による気相エッチングにより除去した後、前記
   溝部および前記ＡｌｘＧａ＿１＿−＿ｘＡｓ層上に半導
   体層を形成する第２の結晶成長工程とを少なくとも備え
   ていることを特徴とする半導体素子の製造方法。