JPH0465409B2 - - Google Patents
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- JPH0465409B2 JPH0465409B2 JP59250973A JP25097384A JPH0465409B2 JP H0465409 B2 JPH0465409 B2 JP H0465409B2 JP 59250973 A JP59250973 A JP 59250973A JP 25097384 A JP25097384 A JP 25097384A JP H0465409 B2 JPH0465409 B2 JP H0465409B2
- Authority
- JP
- Japan
- Prior art keywords
- cpu
- address
- ram
- data
- control signal
- Prior art date
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- Expired - Lifetime
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/30—Monitoring
- G06F11/3003—Monitoring arrangements specially adapted to the computing system or computing system component being monitored
- G06F11/3037—Monitoring arrangements specially adapted to the computing system or computing system component being monitored where the computing system component is a memory, e.g. virtual memory, cache
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/30—Monitoring
- G06F11/3065—Monitoring arrangements determined by the means or processing involved in reporting the monitored data
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- Quality & Reliability (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Computing Systems (AREA)
- Mathematical Physics (AREA)
- Debugging And Monitoring (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Microcomputers (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマイクロコンピユータ装置に関し、特
に、CPUとこのCPUが処理を行なうデータを格
納するデータメモリ（RAM）とを同一半導体基
板上に具備し、このデータメモリの内容を外部で
モニタできるようにしたマイクロコンピユータ装
置に関するものである。
に、CPUとこのCPUが処理を行なうデータを格
納するデータメモリ（RAM）とを同一半導体基
板上に具備し、このデータメモリの内容を外部で
モニタできるようにしたマイクロコンピユータ装
置に関するものである。
CPUとこのCPUが処理を行なうデータを格納
するためのデータメモリ（RAM）とを同一半導
体基板上に有するマイクロコンピユータ装置のデ
バツグ等を行なう場合に、例えばこのデータメモ
リの特定のアドレスの内容が、プログラムのどの
ステツプで変化したかをモニタする必要が生ずる
場合が屡々起る。
するためのデータメモリ（RAM）とを同一半導
体基板上に有するマイクロコンピユータ装置のデ
バツグ等を行なう場合に、例えばこのデータメモ
リの特定のアドレスの内容が、プログラムのどの
ステツプで変化したかをモニタする必要が生ずる
場合が屡々起る。
このような場合に従来は、デバツグの対象とな
るプログラムを１ステツプ動作させては、必要な
RAMの内容を読出してチエツクするという方法
がとられている。
るプログラムを１ステツプ動作させては、必要な
RAMの内容を読出してチエツクするという方法
がとられている。
しかしながらこの方法では、データメモリを読
出す場合には、デバツグの対象となるプログラム
は停止しているため、実時間による処理は不可能
となる。
出す場合には、デバツグの対象となるプログラム
は停止しているため、実時間による処理は不可能
となる。
最近マイクロコンピユータを用いて実時間制御
を行なう装置が広く使用されつつあるが、このよ
うな装置の開発段階でデイバツグ等を行なう場合
に、上述のような従来の方法では実時間動作がで
きないためデイバツグが非常に困難になることが
多い。
を行なう装置が広く使用されつつあるが、このよ
うな装置の開発段階でデイバツグ等を行なう場合
に、上述のような従来の方法では実時間動作がで
きないためデイバツグが非常に困難になることが
多い。
本発明の目的は、上述の従来の欠点を除去し
て、実時間動作を許しながらデータメモリの特定
のアドレスの内容をモニタできるようにしたマイ
クロコンピユータ装置を提供することにある。
て、実時間動作を許しながらデータメモリの特定
のアドレスの内容をモニタできるようにしたマイ
クロコンピユータ装置を提供することにある。
本発明の装置は、少なくともRAMとCPUとを
同一半導体基板上に備え、前記CPUで処理した
データをデータバスを介して前記RAMに格納し
または前記RAMの内容を読出して前記CPUで処
理を行なうマイクロコンピユータ装置において、
前記CPUが出力する前記データバスの非使用マ
シンサイクルの状態であることを示すマシンサイ
クル制御信号を伝達する制御信号線と、前記
CPUが実行する命令と無関係に前記RAMのアド
レスを指定するモニタアドレスを入力するモニタ
アドレス入力ラインと、前記マシンサイクル制御
信号により前記RAMのアドレス入力として前記
モニタアドレス入力ラインを選択するアドレス選
択回路と、前記マシンサイクル制御信号により前
記モニタアドレスで指定され前記データバスに出
力された前記RAMの内容を格納し外部に出力す
る記憶回路とを備えて構成されている。
同一半導体基板上に備え、前記CPUで処理した
データをデータバスを介して前記RAMに格納し
または前記RAMの内容を読出して前記CPUで処
理を行なうマイクロコンピユータ装置において、
前記CPUが出力する前記データバスの非使用マ
シンサイクルの状態であることを示すマシンサイ
クル制御信号を伝達する制御信号線と、前記
CPUが実行する命令と無関係に前記RAMのアド
レスを指定するモニタアドレスを入力するモニタ
アドレス入力ラインと、前記マシンサイクル制御
信号により前記RAMのアドレス入力として前記
モニタアドレス入力ラインを選択するアドレス選
択回路と、前記マシンサイクル制御信号により前
記モニタアドレスで指定され前記データバスに出
力された前記RAMの内容を格納し外部に出力す
る記憶回路とを備えて構成されている。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例を示すブロツク図で
ある。
ある。
本実施例は、CPU１、データメモリ２、マル
チプレクサ３、データレジスタ４およびプログラ
ムメモリ５を含んでいる。
チプレクサ３、データレジスタ４およびプログラ
ムメモリ５を含んでいる。
この実施例は、本発明をシングルチツプマイク
ロコンピユータの評価用チツプに応用した例を示
すもので、CUP１、データメモリ２、マルチプ
レクサ３およびデータレジスタ４を含む第１図の
点線で囲まれた部分（参照数字10）が同一半導体
基板上に作られたシングルチツプマイクロコンピ
ユータの評価用チツプであり、データメモリ２は
CPU１と同一半導体基板上に設けられたRAMで
構成されている。
ロコンピユータの評価用チツプに応用した例を示
すもので、CUP１、データメモリ２、マルチプ
レクサ３およびデータレジスタ４を含む第１図の
点線で囲まれた部分（参照数字10）が同一半導体
基板上に作られたシングルチツプマイクロコンピ
ユータの評価用チツプであり、データメモリ２は
CPU１と同一半導体基板上に設けられたRAMで
構成されている。
プログラムメモリ５は、最終製品のシングルチ
ツプマイクロコンピユータにおいては、マスク
ROM等により、シングルチツプマイクロコンピ
ユータ内の同一半導体基板上に設けられるべきも
のであるが、この評価用のチツプ１０において
は、別に用意したテスト制御用のプロセツサ（ス
ーパーバイザ、図示せず）の管理の下に自由に内
容を書き変えられるようにした外部のRAMを用
いることによりデバツグの便をはかつている。
ツプマイクロコンピユータにおいては、マスク
ROM等により、シングルチツプマイクロコンピ
ユータ内の同一半導体基板上に設けられるべきも
のであるが、この評価用のチツプ１０において
は、別に用意したテスト制御用のプロセツサ（ス
ーパーバイザ、図示せず）の管理の下に自由に内
容を書き変えられるようにした外部のRAMを用
いることによりデバツグの便をはかつている。
さて、本実施例の動作は下記の通りである。
CPU１はプログラムアドレスバス１５００を
介してプログラムメモリ５のアドレスを指定し、
この指定したアドレスから実行すべき命令をプロ
グラムデータバス５１００を介してCPU１の内
部に読込み、この命令を解読実行する。命令の実
行に必要なデータは、データメモリ２の中に格納
されており、CPU１は命令実行のため、RAMア
ドレスバス１３００を介して命令により指定され
たデータアドレスを出力する。
介してプログラムメモリ５のアドレスを指定し、
この指定したアドレスから実行すべき命令をプロ
グラムデータバス５１００を介してCPU１の内
部に読込み、この命令を解読実行する。命令の実
行に必要なデータは、データメモリ２の中に格納
されており、CPU１は命令実行のため、RAMア
ドレスバス１３００を介して命令により指定され
たデータアドレスを出力する。
さて、マルチプレクサ３は、通常の場合には、
制御ライン１０００を介してCPU１から供給さ
れる論理“０”の制御信号によりRAMアドレス
バス１３００の側を選択して、これをデータメモ
リ２のアドレス指定信号として供給する。この結
果CPU１はデータメモリ２の、命令で指定され
たアドレスのデータをデータバス２１００を介し
て読出し、これに必要な処理をほどこして、命令
によつて指定されたデータメモリ２の格納アドレ
スに再び格納することができる。
制御ライン１０００を介してCPU１から供給さ
れる論理“０”の制御信号によりRAMアドレス
バス１３００の側を選択して、これをデータメモ
リ２のアドレス指定信号として供給する。この結
果CPU１はデータメモリ２の、命令で指定され
たアドレスのデータをデータバス２１００を介し
て読出し、これに必要な処理をほどこして、命令
によつて指定されたデータメモリ２の格納アドレ
スに再び格納することができる。
こうして、マルチプレクサ３が、RAMアドレ
スバス１３００を選択しているかぎり、本実施例
は、従来例と全く同様に動作して、プログラムメ
モリ５内に格納されているプログラムの各命令を
次々に解読実行する。
スバス１３００を選択しているかぎり、本実施例
は、従来例と全く同様に動作して、プログラムメ
モリ５内に格納されているプログラムの各命令を
次々に解読実行する。
さて、CPU１が実行する命令の中には、例え
ばジヤンプ命令のように、CPU１がデータバス
２１００を全く使用しないようなマシンサイクル
を含む命令が存在する（ジヤンプ命令において
は、ジヤンプ先のアドレスを指定するデータは、
一般に、このジヤンプ命令のオペランドとしてこ
の命令中に含まれているため、データメモリ２か
らデータを読出すことなくこの命令が処理される
ので、データバス２１００を使用しないマシンサ
イクルが生ずる。） このようにデータバス２１００を使用しないマ
シンサイクルにおいては、CPU１は、データバ
ス非使用マシンサイクルであることを示す情報と
して、制御ライン１０００に論理“１”を出力す
る。このデータバス非使用マシンサイクルを示す
情報は、ライン１０００を介して、マルチプレク
サ３の選択制御信号、データメモリ２の読出し指
定信号およびレジスタ４のラツチ信号としてそれ
ぞれに供給されるとともに、外部で使用する信号
としてチツプ１０の外部にも出力される。
ばジヤンプ命令のように、CPU１がデータバス
２１００を全く使用しないようなマシンサイクル
を含む命令が存在する（ジヤンプ命令において
は、ジヤンプ先のアドレスを指定するデータは、
一般に、このジヤンプ命令のオペランドとしてこ
の命令中に含まれているため、データメモリ２か
らデータを読出すことなくこの命令が処理される
ので、データバス２１００を使用しないマシンサ
イクルが生ずる。） このようにデータバス２１００を使用しないマ
シンサイクルにおいては、CPU１は、データバ
ス非使用マシンサイクルであることを示す情報と
して、制御ライン１０００に論理“１”を出力す
る。このデータバス非使用マシンサイクルを示す
情報は、ライン１０００を介して、マルチプレク
サ３の選択制御信号、データメモリ２の読出し指
定信号およびレジスタ４のラツチ信号としてそれ
ぞれに供給されるとともに、外部で使用する信号
としてチツプ１０の外部にも出力される。
さて、ライン１０００を介して論理“１”を供
給されたマルチプレクサ３は、モニタアドレス入
力ライン３０００の側を選択し、これを介して供
給されるモニタアドレス指定入力をデータメモリ
２のアドレス指定信号として供給する。
給されたマルチプレクサ３は、モニタアドレス入
力ライン３０００の側を選択し、これを介して供
給されるモニタアドレス指定入力をデータメモリ
２のアドレス指定信号として供給する。
この結果、モニタアドレス入力ライン３０００
を介して指定されたデータメモリ２のアドレスの
内容が、データバス２１００を介して読出され、
データレジスタ４にラツチされる。従つて、モニ
タアドレス入力ライン３０００を介して外部から
データメモリ２の中の読出すべきアドレスを指定
する信号を供給しておくことにより、CPU１が
データバス２１００を使用しないマシンサイクル
が現われるごとに、データメモリ２の中の指定さ
れたアドレスのデータがデータアドレスレジスタ
４に読出されてラツチされることになる。従つて
外部に出力される制御ライン１０００の信号を参
照して、データレジスタ４の内容を読むことによ
りデータメモリ２の指定したアドレスの内容が変
化したか否かをチエツクすることができる。
を介して指定されたデータメモリ２のアドレスの
内容が、データバス２１００を介して読出され、
データレジスタ４にラツチされる。従つて、モニ
タアドレス入力ライン３０００を介して外部から
データメモリ２の中の読出すべきアドレスを指定
する信号を供給しておくことにより、CPU１が
データバス２１００を使用しないマシンサイクル
が現われるごとに、データメモリ２の中の指定さ
れたアドレスのデータがデータアドレスレジスタ
４に読出されてラツチされることになる。従つて
外部に出力される制御ライン１０００の信号を参
照して、データレジスタ４の内容を読むことによ
りデータメモリ２の指定したアドレスの内容が変
化したか否かをチエツクすることができる。
このチエツクを、前述のテスト制御用のプロセ
ツサ（スーパーバイザ）を用いて行ない、変化を
検出した時点でデバツグ中のプログラムのRUN
を停止し、このとき実行中の命令を知ることによ
り、この変化が実行中のプログラムのどの範囲内
で起つたかを解析することが可能となる。
ツサ（スーパーバイザ）を用いて行ない、変化を
検出した時点でデバツグ中のプログラムのRUN
を停止し、このとき実行中の命令を知ることによ
り、この変化が実行中のプログラムのどの範囲内
で起つたかを解析することが可能となる。
しかも、データメモリ２の指定したアドレスの
内容の読出しは、CPU１により実行されるプロ
グラムの動作には全く影響を与えずに行なうこと
が可能であり、これによつて、実時間制御を行な
うプログラムを実際の動作状態のままでデバツグ
できる従来技術では不可能だつた強力なデバツグ
手段を提供できることになる。
内容の読出しは、CPU１により実行されるプロ
グラムの動作には全く影響を与えずに行なうこと
が可能であり、これによつて、実時間制御を行な
うプログラムを実際の動作状態のままでデバツグ
できる従来技術では不可能だつた強力なデバツグ
手段を提供できることになる。
以上の実施例で用いた制御ライン１０００に出
力するデータバス非使用マシンサイクルを示す情
報は、CPU１の内部において、命令デコーダの
出力と、マシンクロツクとを用い、これらを適当
な論理操作で組合わせることにより容易に生成す
ることができる。またCMOSを用いたシングル
チツプマイクロコンピユータにおいては、データ
バス非使用時のデータバスのフローテイングによ
る過大の電流消費を避けるための手段としてすで
にこのような信号が存在している場合が多いので
これをそのまま出力して用いるようにすることが
できる。
力するデータバス非使用マシンサイクルを示す情
報は、CPU１の内部において、命令デコーダの
出力と、マシンクロツクとを用い、これらを適当
な論理操作で組合わせることにより容易に生成す
ることができる。またCMOSを用いたシングル
チツプマイクロコンピユータにおいては、データ
バス非使用時のデータバスのフローテイングによ
る過大の電流消費を避けるための手段としてすで
にこのような信号が存在している場合が多いので
これをそのまま出力して用いるようにすることが
できる。
なお、以上は本発明の一実施例を示したもので
本発明は以上の実施例に限定されるものではな
い。
本発明は以上の実施例に限定されるものではな
い。
例えば、データレジスタ４は、必らずしもチツ
プの内部に設ける必要がなく、外部に用意したレ
ジスタに、ライン１０００からの制御信号を用い
て書込むようにしてもよい。
プの内部に設ける必要がなく、外部に用意したレ
ジスタに、ライン１０００からの制御信号を用い
て書込むようにしてもよい。
あるいは第２図に示すように、並列のシフトレ
ジスタを構成する２個のレジスタ６およびレジス
タ７と、両者の内容を比較する比較器８とを内部
に設け、データメモリ２の内容が読出されるごと
に、前記読出されたデータを格納するレジスタ７
の内容と、今回読出されたデータを格納するレジ
スタ６の内容とを比較し、もし不一致が生じた場
合にはライン８０００から不一致信号を出力する
ことにより、データメモリ２の指定されたアドレ
スの内容に変化が生じたことを検出するようにす
ることもできる。これによると評価用のチツプが
やや複雑になるが外部出力端子の数を少くするこ
とができる。
ジスタを構成する２個のレジスタ６およびレジス
タ７と、両者の内容を比較する比較器８とを内部
に設け、データメモリ２の内容が読出されるごと
に、前記読出されたデータを格納するレジスタ７
の内容と、今回読出されたデータを格納するレジ
スタ６の内容とを比較し、もし不一致が生じた場
合にはライン８０００から不一致信号を出力する
ことにより、データメモリ２の指定されたアドレ
スの内容に変化が生じたことを検出するようにす
ることもできる。これによると評価用のチツプが
やや複雑になるが外部出力端子の数を少くするこ
とができる。
さらにまた、モニタアドレス入力として、外部
から直接ライン３０００を介して入力するかわり
に、モニタアドレス格納用レジスタをチツプ１０
の内部に設け、CPU１がデータバス２１００を
介してこのモニタアドレス格納用レジスタに、デ
ータメモリ２の任意のアドレスを書込めるように
し、このレジスタの出力をライン３０００を介し
てマルチプレクサ３に供給するようにすることも
できる。この場合には、デバツグの最初に、プロ
グラムを用いて読出すべきデータメモリ２のアド
レスをこのモニタアドレス格納用レジスタに書込
むようにすればよい。このようにすることによつ
て、評価用チツプがやや複雑になるが、外部端子
の数をそれだけ少くすることができる。
から直接ライン３０００を介して入力するかわり
に、モニタアドレス格納用レジスタをチツプ１０
の内部に設け、CPU１がデータバス２１００を
介してこのモニタアドレス格納用レジスタに、デ
ータメモリ２の任意のアドレスを書込めるように
し、このレジスタの出力をライン３０００を介し
てマルチプレクサ３に供給するようにすることも
できる。この場合には、デバツグの最初に、プロ
グラムを用いて読出すべきデータメモリ２のアド
レスをこのモニタアドレス格納用レジスタに書込
むようにすればよい。このようにすることによつ
て、評価用チツプがやや複雑になるが、外部端子
の数をそれだけ少くすることができる。
以上の実施例においては本発明を評価用チツプ
に応用した場合について詳述したが、本発明を最
終製品のシングルチツプマイクロコンピユータそ
のものにも適用できることはいうまでもない。
に応用した場合について詳述したが、本発明を最
終製品のシングルチツプマイクロコンピユータそ
のものにも適用できることはいうまでもない。
以上述べたように本発明を用いると、CPUと
同一半導体基板上に設けたデータメモリの、指定
したアドレスの内容をCPUの正常の動作に全く
影響を与えることなく実時間でこれを読出す手段
を提供できる。これにより、シングルチツプマイ
クロコンピユータにより実時間制御を行なう装置
の実際の動作状態におけるデバツグを可能にし従
来技術では不可能だつた強力なデバツグ手段を提
供できる。
同一半導体基板上に設けたデータメモリの、指定
したアドレスの内容をCPUの正常の動作に全く
影響を与えることなく実時間でこれを読出す手段
を提供できる。これにより、シングルチツプマイ
クロコンピユータにより実時間制御を行なう装置
の実際の動作状態におけるデバツグを可能にし従
来技術では不可能だつた強力なデバツグ手段を提
供できる。
第１図は本発明の一実施例を示すブロツク図、
および第２図は他の実施例の一部の詳細を示すブ
ロツク図である。 １……CPU、２……データメモリ、３……マ
ルチプレクサ、４……データレジスタ、５……プ
ログラムメモリ、６，７……レジスタ、８……比
較器、１０……シングルチツプマイクロコンピユ
ータ評価用チツプ。
および第２図は他の実施例の一部の詳細を示すブ
ロツク図である。 １……CPU、２……データメモリ、３……マ
ルチプレクサ、４……データレジスタ、５……プ
ログラムメモリ、６，７……レジスタ、８……比
較器、１０……シングルチツプマイクロコンピユ
ータ評価用チツプ。
Claims (1)
- １ 少なくともRAMとCPUとを同一半導体基板
上に備え、前記CPUで処理したデータをデータ
バスを介して前記RAMに格納しまたは前記
RAMの内容を読出して前記CPUで処理を行なう
マイクロコンピユータ装置において、前記CPU
が出力する前記データバスの非使用マシンサイク
ルの状態であることを示すマシンサイクル制御信
号を伝達する制御信号線と、前記CPUが実行す
る命令とは無関係に前記RAMのアドレスを指定
するモニタアドレスを入力するモニタアドレス入
力ラインと、前記マシンサイクル制御信号により
前記RAMのアドレス入力として前記モニタアド
レス入力ラインを選択するアドレス選択回路と、
前記マシンサイクル制御信号により前記モニタア
ドレスで指定され前記データバスに出力された前
記RAMの内容を格納する記憶回路と、前記マシ
ンサイクル制御信号に応答して前記記憶回路の内
容を随時読出し、その内容が変化した時にプログ
ラムを停止する前記半導体基板の外部に設けられ
たテスト制御用プロセツサとを有することを特徴
とするマイクロコンピユータ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59250973A JPS61128343A (ja) | 1984-11-28 | 1984-11-28 | マイクロコンピユ−タ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59250973A JPS61128343A (ja) | 1984-11-28 | 1984-11-28 | マイクロコンピユ−タ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61128343A JPS61128343A (ja) | 1986-06-16 |
| JPH0465409B2 true JPH0465409B2 (ja) | 1992-10-20 |
Family
ID=17215778
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59250973A Granted JPS61128343A (ja) | 1984-11-28 | 1984-11-28 | マイクロコンピユ−タ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61128343A (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5369554A (en) * | 1976-12-03 | 1978-06-21 | Fujitsu Ltd | Lsi control unit |
| JPS5498546A (en) * | 1978-01-23 | 1979-08-03 | Nec Corp | Test system for data processor |
| JPS5563432A (en) * | 1978-11-07 | 1980-05-13 | Nec Corp | Integrated circuit |
-
1984
- 1984-11-28 JP JP59250973A patent/JPS61128343A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61128343A (ja) | 1986-06-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |