JPS6222461B2 - - Google Patents
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- JPS6222461B2 JPS6222461B2 JP5677878A JP5677878A JPS6222461B2 JP S6222461 B2 JPS6222461 B2 JP S6222461B2 JP 5677878 A JP5677878 A JP 5677878A JP 5677878 A JP5677878 A JP 5677878A JP S6222461 B2 JPS6222461 B2 JP S6222461B2
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- Japan
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- gate
- electrode
- semiconductor active
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Landscapes
- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
本発明は高速スイツチング電界効果トランジス
タ、更に詳しくは接合ゲート型電界トランジスタ
に関する。
タ、更に詳しくは接合ゲート型電界トランジスタ
に関する。
接合ゲート型電界効果トランジスタ（以下
FETと略記する）は多数キヤリア素子のため、
高速性にすぐれており、高速論理素子への応用が
考えられている。
FETと略記する）は多数キヤリア素子のため、
高速性にすぐれており、高速論理素子への応用が
考えられている。
一般に論理素子の性能指数として、消費電力・
伝搬遅延時間積（以下Ｐ・tpd積と略記する）が
あるが、入出力の伝搬遅延時間（以下tpdと略記
する）を低減する方法として一般に波形整形効果
が利用されている。波形整形効果にはFETのピ
ンチオフ電圧（以下Vpと略記する）以上の振幅
を持つ入力電圧を加える必要があり、従つてこの
効果を有効に利用しようとする程大きな電圧利得
が必要になる。電圧利得はFETの相互コンダク
タンス（以下gmと略記する）と負荷抵抗で決ま
るが、gmの値は素子設計時に一義的に決められ
てしまう。従つて大きな電圧利得を得るには大き
な負荷抵抗が必要となるが、その値が大き過ぎる
とFETの出力容量とともに出力の立上りあるい
は立下り時間を劣化させ、その結果tpdを増大さ
せる。上述のことからわかる様にある最適な負荷
抵抗値が存在するが、一般にこの最適負荷抵抗値
は、FETの不純物キヤリアの速度飽和領域を有
効に使うことが出来ない程大きい。このことに関
して、第１図を用いて説明する。同図において
FETのドレイン電流−電圧特性および負荷直線
が描かれている。直線１は通常の論理回路で使用
される電源電圧（以下ＶDDと略記する）を用いた
場合の前記最適負荷抵抗値の負荷直線をあらわし
ている。該負荷直線はFETの電流−電圧特性上
でgmの直線性が良くない部分を横切るために、
入出力特性において理想状態である折れ線特性か
らの偏差が大きくなり、該偏差がtpdに悪影響を
及ぼす。
伝搬遅延時間積（以下Ｐ・tpd積と略記する）が
あるが、入出力の伝搬遅延時間（以下tpdと略記
する）を低減する方法として一般に波形整形効果
が利用されている。波形整形効果にはFETのピ
ンチオフ電圧（以下Vpと略記する）以上の振幅
を持つ入力電圧を加える必要があり、従つてこの
効果を有効に利用しようとする程大きな電圧利得
が必要になる。電圧利得はFETの相互コンダク
タンス（以下gmと略記する）と負荷抵抗で決ま
るが、gmの値は素子設計時に一義的に決められ
てしまう。従つて大きな電圧利得を得るには大き
な負荷抵抗が必要となるが、その値が大き過ぎる
とFETの出力容量とともに出力の立上りあるい
は立下り時間を劣化させ、その結果tpdを増大さ
せる。上述のことからわかる様にある最適な負荷
抵抗値が存在するが、一般にこの最適負荷抵抗値
は、FETの不純物キヤリアの速度飽和領域を有
効に使うことが出来ない程大きい。このことに関
して、第１図を用いて説明する。同図において
FETのドレイン電流−電圧特性および負荷直線
が描かれている。直線１は通常の論理回路で使用
される電源電圧（以下ＶDDと略記する）を用いた
場合の前記最適負荷抵抗値の負荷直線をあらわし
ている。該負荷直線はFETの電流−電圧特性上
でgmの直線性が良くない部分を横切るために、
入出力特性において理想状態である折れ線特性か
らの偏差が大きくなり、該偏差がtpdに悪影響を
及ぼす。
上記問題点を避ける方法としては、電源電圧を
あげて負荷直線２をひくことが考えられるが、
Ｐ・tpd積が大きくなるため好ましくなく、FET
が本来有している高速性をいかしきれないでいる
ひとつの要因になつている。
あげて負荷直線２をひくことが考えられるが、
Ｐ・tpd積が大きくなるため好ましくなく、FET
が本来有している高速性をいかしきれないでいる
ひとつの要因になつている。
本発明の目的は前記問題点を除去した、高速で
なおかつ消費電力の小さい高速スイツチング電界
効果トランジスタを提供することにある。
なおかつ消費電力の小さい高速スイツチング電界
効果トランジスタを提供することにある。
本発明によれば１対のオーミツク電極（ソース
電極とドレイン電極）と該オーミツク電極の間
に、ソース電極の側から第１ゲート電極、第２ゲ
ート電極が形成されてなるデユアルゲート電界効
果トランジスタにおいて、前記第２ゲート電極が
設けられたゲート領域を構成する半導体動作層の
厚さを前記第１ゲート電極が設けられた半導体動
作層の厚さより薄くせしめてなることを特徴とす
る高速スイツチング電界効果トランジスタが得ら
れる。
電極とドレイン電極）と該オーミツク電極の間
に、ソース電極の側から第１ゲート電極、第２ゲ
ート電極が形成されてなるデユアルゲート電界効
果トランジスタにおいて、前記第２ゲート電極が
設けられたゲート領域を構成する半導体動作層の
厚さを前記第１ゲート電極が設けられた半導体動
作層の厚さより薄くせしめてなることを特徴とす
る高速スイツチング電界効果トランジスタが得ら
れる。
前記本発明によればtpd低減の妨げのひとつの
要因となつていたgmの直線性が改善されtpdの縮
少が実現される。このことを図を用いて説明す
る。第２図は本発明に依るFETの第２ゲートを
ソースと同電位に保つた条件で、第１ゲート電圧
をパラメータにして描いた電流−電圧特性で、第
１図における負荷直線１もあわせ示してある。第
２図において、第１図でみられたgmの非直線
性、即ち負荷直線が電流−電圧特性上でgmの悪
い、オーム性領域を通る割合が改善されることが
わかる。またgmの直線性を損うことなく該ドレ
イン領域の抵抗の低減をはかることができ、その
効果として電流−電圧特性におけるオーム性領域
での該FETの抵抗を低下させることが可能とな
る。このことは第２図においてＶONで示してあ
る、FET導通時の電圧の減少を意味し、その結
果として低消費電力化が実現される。
要因となつていたgmの直線性が改善されtpdの縮
少が実現される。このことを図を用いて説明す
る。第２図は本発明に依るFETの第２ゲートを
ソースと同電位に保つた条件で、第１ゲート電圧
をパラメータにして描いた電流−電圧特性で、第
１図における負荷直線１もあわせ示してある。第
２図において、第１図でみられたgmの非直線
性、即ち負荷直線が電流−電圧特性上でgmの悪
い、オーム性領域を通る割合が改善されることが
わかる。またgmの直線性を損うことなく該ドレ
イン領域の抵抗の低減をはかることができ、その
効果として電流−電圧特性におけるオーム性領域
での該FETの抵抗を低下させることが可能とな
る。このことは第２図においてＶONで示してあ
る、FET導通時の電圧の減少を意味し、その結
果として低消費電力化が実現される。
さらにはソースおよびドレイン電極の接触抵抗
を低減することに依り、gmの直線性を損うこと
なく、電流−電圧特性におけるオーム性領域での
該FETの抵抗を低減せしめ第２図におけるＶON
の値を減少させ、その結果として低消費電力化と
高信頼性が実現される。
を低減することに依り、gmの直線性を損うこと
なく、電流−電圧特性におけるオーム性領域での
該FETの抵抗を低減せしめ第２図におけるＶON
の値を減少させ、その結果として低消費電力化と
高信頼性が実現される。
以下本発明の実施例を図を用いて説明する。
第１図は本発明の第１の実施例を示す断面図で
ある。
ある。
同図において半絶縁性基板３上に低不純物濃度
半導体バツフア層４、半導体動作層５をエピタキ
シヤル成長せしめた後、所要のピンチオフ電圧に
相当する厚さまで前記半導体動作層をエツチング
除去する。その後通常一般に行われている写真食
刻技術を利用して前記半導体動作層のドレイン領
域を後で述べる計算方法により、算出された値ま
で、再度選択エツチングして除去する。更に写真
食刻技術を用いて窓開けを行い、Alを蒸着し、
リフトオフ法により第１ゲート電極６、第２ゲー
ト電極７を設ける。同様な方法によりAuGe，
Ni，Au，あるいはAuGe，Pt，Auを連続的に蒸
着し、リフトオフ法によりソース電極８、ドレイ
ン電極９を設ける。最後に420℃の熱処理を施し
てソース、ドレイン電極のオーム性接触を得る。
半導体バツフア層４、半導体動作層５をエピタキ
シヤル成長せしめた後、所要のピンチオフ電圧に
相当する厚さまで前記半導体動作層をエツチング
除去する。その後通常一般に行われている写真食
刻技術を利用して前記半導体動作層のドレイン領
域を後で述べる計算方法により、算出された値ま
で、再度選択エツチングして除去する。更に写真
食刻技術を用いて窓開けを行い、Alを蒸着し、
リフトオフ法により第１ゲート電極６、第２ゲー
ト電極７を設ける。同様な方法によりAuGe，
Ni，Au，あるいはAuGe，Pt，Auを連続的に蒸
着し、リフトオフ法によりソース電極８、ドレイ
ン電極９を設ける。最後に420℃の熱処理を施し
てソース、ドレイン電極のオーム性接触を得る。
第２図は本発明の第２の実施例を示す断面図で
ある。
ある。
半絶縁性基板３、低不純物濃度半導体バツフア
層４、半導体動作層５、を形成する工程は第１の
発明の実施例と同様に行えばよいので省略する。
また、半導体動作層５のうちのゲート電極とドレ
イン電極の間の一部分をゲート電極あるいはドレ
イン電極に沿つて除去する方法も写真食刻法を利
用して形成した選択エツチング用のマスクによ
り、所要の厚さまで該半導体動作層を選択的にエ
ツチング除去すればよい。その後の第１ゲート電
極６、第２ゲート電極７、ソース電極８、ドレイ
ン電極９を形成する工程も第１の発明の実施例と
同様であるので省略する。
層４、半導体動作層５、を形成する工程は第１の
発明の実施例と同様に行えばよいので省略する。
また、半導体動作層５のうちのゲート電極とドレ
イン電極の間の一部分をゲート電極あるいはドレ
イン電極に沿つて除去する方法も写真食刻法を利
用して形成した選択エツチング用のマスクによ
り、所要の厚さまで該半導体動作層を選択的にエ
ツチング除去すればよい。その後の第１ゲート電
極６、第２ゲート電極７、ソース電極８、ドレイ
ン電極９を形成する工程も第１の発明の実施例と
同様であるので省略する。
第３図は本発明の第３の実施例を示す断面図で
ある。
ある。
半絶縁性基板３、低不純物濃度半導体バツフア
層４、半導体動作層５、の形成、更に前記半導体
動作層のドレイン領域を所要の厚さまで選択的に
エツチング除去する工程は第１の発明の実施例と
同様であるので省略する。
層４、半導体動作層５、の形成、更に前記半導体
動作層のドレイン領域を所要の厚さまで選択的に
エツチング除去する工程は第１の発明の実施例と
同様であるので省略する。
その後、イオン注入技術により低抵抗層１０を
ソース、ドレイン領域に設ける。更にこの後の第
１ゲート電極６、第２ゲート電極７、ソース電極
８、ドレイン電極９を形成する工程も第１の発明
の実施例と同様に行えばよいので省略する。
ソース、ドレイン領域に設ける。更にこの後の第
１ゲート電極６、第２ゲート電極７、ソース電極
８、ドレイン電極９を形成する工程も第１の発明
の実施例と同様に行えばよいので省略する。
今までに動作層不純物濃度１×1017cm-3、バツ
フア層不純物濃度５×1013cm-3、ゲート長１μ
ｍ、ソース・ゲート間隔２μｍ、ゲート・ドレイ
ン間隔２μｍ、ゲート幅100μｍ、Vp2.0Vの従来
構造のGaAsシヨツトキ障壁型FETで、ＶDD4V、
最適負荷抵抗値500Ωの条件で、入力立上り時間
100psのとき30psのtpdが得られていた。これに
対して本発明の第１の実施例においては、第１ゲ
ート・第２ゲート間隔３μｍ、第２ゲート・ドレ
イン間隔３μｍと大きくなるが、FET特性への
影響は無視でき、入出力特性の直線性からのずれ
が殆んど解消された結果として12psのtpdの低減
が、更に従来構造のFETで前記スイツチング速
度を実現させた場合の消費電力では31％の低減が
実現できた。
フア層不純物濃度５×1013cm-3、ゲート長１μ
ｍ、ソース・ゲート間隔２μｍ、ゲート・ドレイ
ン間隔２μｍ、ゲート幅100μｍ、Vp2.0Vの従来
構造のGaAsシヨツトキ障壁型FETで、ＶDD4V、
最適負荷抵抗値500Ωの条件で、入力立上り時間
100psのとき30psのtpdが得られていた。これに
対して本発明の第１の実施例においては、第１ゲ
ート・第２ゲート間隔３μｍ、第２ゲート・ドレ
イン間隔３μｍと大きくなるが、FET特性への
影響は無視でき、入出力特性の直線性からのずれ
が殆んど解消された結果として12psのtpdの低減
が、更に従来構造のFETで前記スイツチング速
度を実現させた場合の消費電力では31％の低減が
実現できた。
また本発明の第２の実施例においては、ドレイ
ン領域の半導体層の厚さを前記第１の実施例の場
合に比べて厚くすることに依り、該FETの高速
性を損うことなく導通時のFET両端にかかる電
圧を0.4Vに低減でき、従来構造のFETと比べて
35％の消費電力の低減が実現できた。
ン領域の半導体層の厚さを前記第１の実施例の場
合に比べて厚くすることに依り、該FETの高速
性を損うことなく導通時のFET両端にかかる電
圧を0.4Vに低減でき、従来構造のFETと比べて
35％の消費電力の低減が実現できた。
更に本発明の第３の実施例においては低抵抗層
からなるソースおよびドレイン領域を有し、該低
抵抗層上にソースおよびドレイン電極を設けたこ
とに依りソースおよびドレイン電極の接触抵抗が
低減でき、従来構造のFETと比較して動作速度
は伝搬遅延時間で30psが16psに改善され、更に
36％の消費電力の低減化が実現できた。更に前記
低抵抗層を設けたことにより、オーム性電極の高
信頼性も期待できる。同様なことは図示していな
いが第４図におけるソース、ドレイン領域に適用
してもよいことは云うまでもない。
からなるソースおよびドレイン領域を有し、該低
抵抗層上にソースおよびドレイン電極を設けたこ
とに依りソースおよびドレイン電極の接触抵抗が
低減でき、従来構造のFETと比較して動作速度
は伝搬遅延時間で30psが16psに改善され、更に
36％の消費電力の低減化が実現できた。更に前記
低抵抗層を設けたことにより、オーム性電極の高
信頼性も期待できる。同様なことは図示していな
いが第４図におけるソース、ドレイン領域に適用
してもよいことは云うまでもない。
以上の説明より明らかなように、本発明に依れ
ばFETの動作層においてドレイン領域の厚さを
調整することにより、gmの直線性が改善され、
更には低消費電力化もはかれ、消費電力・伝搬遅
延時間の小さな高速論理素子用電界効果トランジ
スタが実現できる。
ばFETの動作層においてドレイン領域の厚さを
調整することにより、gmの直線性が改善され、
更には低消費電力化もはかれ、消費電力・伝搬遅
延時間の小さな高速論理素子用電界効果トランジ
スタが実現できる。
ここでGaAsシヨツトキ障壁ゲート電界効果ト
ランジスタの場合を例にとつて、本発明を実施す
るのに必要な、半導体動作層のドレイン領域の厚
さの算出方法を述べる。
ランジスタの場合を例にとつて、本発明を実施す
るのに必要な、半導体動作層のドレイン領域の厚
さの算出方法を述べる。
先ず最初にシヨツクレイのグラデユアル近似を
適用して低電界領域での電流−電圧特性を次式に
より求める。
適用して低電界領域での電流−電圧特性を次式に
より求める。
ここでｅは電荷、ｎは動作層不純物濃度、μは
移動度、ａは動作層の厚さ、ｗはゲート幅、L1
は空乏層の長さ、ＶD1は空乏層ドレイン端の電
圧、Vsは空乏層ソース端の電圧をあらわす。簡
単のために前記L1はゲート長、ＶD1はドレイン電
圧、Vsは零とおいて計算しても、最終的な結果
として誤差は殆んど生じない。
移動度、ａは動作層の厚さ、ｗはゲート幅、L1
は空乏層の長さ、ＶD1は空乏層ドレイン端の電
圧、Vsは空乏層ソース端の電圧をあらわす。簡
単のために前記L1はゲート長、ＶD1はドレイン電
圧、Vsは零とおいて計算しても、最終的な結果
として誤差は殆んど生じない。
次に前式とｉ＝ｅ・ｎ・μ・ａ・wEs（１−
ｐ）を連立させて解いて電流値を求め、その値を
ｉDSSとする。ここでEsはキヤリア飽和速度を与
える電界の値でｎ型GaAsの場合は通常３〜
5KV／cm程度である。
ｐ）を連立させて解いて電流値を求め、その値を
ｉDSSとする。ここでEsはキヤリア飽和速度を与
える電界の値でｎ型GaAsの場合は通常３〜
5KV／cm程度である。
更に外部負荷抵抗の負荷直線をＶDDを始点とし
て描き、前記電流−電圧特性との交点の電流値を
ＩD1とする。そしてＩＤ１／ＩＤＳＳ×ａから所要の半
導体動 作層のドレイン領域の厚さを得る。
て描き、前記電流−電圧特性との交点の電流値を
ＩD1とする。そしてＩＤ１／ＩＤＳＳ×ａから所要の半
導体動 作層のドレイン領域の厚さを得る。
以上の算出方法を厳密に行うには時間を必要と
するので、実際は随時、適当な近似を用いて前記
厚さを算出し、前記半導体動作層のドレイン領域
の選択エツチングを、安全を見込んで少なめに行
い、後に第２ゲートにバイアス電圧を加えて最終
的な調整を行う方法が現実的である。
するので、実際は随時、適当な近似を用いて前記
厚さを算出し、前記半導体動作層のドレイン領域
の選択エツチングを、安全を見込んで少なめに行
い、後に第２ゲートにバイアス電圧を加えて最終
的な調整を行う方法が現実的である。
第１図は従来構造のFETのドレイン電流−電
圧特性、第２図は本発明のFETのドレイン電流
−電圧特性で１は電源電圧4Vの場合の500Ωの負
荷直線、２は電源電圧9Vの場合の500Ω負荷直
線、ＶONは負荷直線１と第１ゲートバイアス電圧
OV時のドレイン電流−電圧曲線との交点の電圧
をあらわす。第３図は本発明の第１の実施例を示
す断面図、第４図は本発明の第２の実施例を示す
断面図、第５図は本発明の第３の実施例を示す断
面図で、図において３は半絶縁性基板、４は低不
純物濃度半導体バツフア層、５は半導体動作層、
６は第１ゲート電極、７は第２ゲート電極、８は
ソース電極、９はドレイン電極、１０は高不純物
濃度低抵抗層をあらわす。
圧特性、第２図は本発明のFETのドレイン電流
−電圧特性で１は電源電圧4Vの場合の500Ωの負
荷直線、２は電源電圧9Vの場合の500Ω負荷直
線、ＶONは負荷直線１と第１ゲートバイアス電圧
OV時のドレイン電流−電圧曲線との交点の電圧
をあらわす。第３図は本発明の第１の実施例を示
す断面図、第４図は本発明の第２の実施例を示す
断面図、第５図は本発明の第３の実施例を示す断
面図で、図において３は半絶縁性基板、４は低不
純物濃度半導体バツフア層、５は半導体動作層、
６は第１ゲート電極、７は第２ゲート電極、８は
ソース電極、９はドレイン電極、１０は高不純物
濃度低抵抗層をあらわす。
Claims (1)
- 【特許請求の範囲】 １ １対のオーミツク電極（ソース電極とドレイ
ン電極）と該オーミツク電極の間に、ソース電極
側から第１ゲート電極、第２ゲート電極が形成さ
れてなるデユアルゲート電界効果トランジスタに
おいて、前記第２ゲート電極が設けられたゲート
領域を構成する半導体動作層の厚さを前記第１ゲ
ート電極が設けられた半導体動作層の厚さより薄
くせしめてなることを特徴とする高速スイツチン
グ電界効果トランジスタ。 ２ 第２ゲート電極およびドレイン電極が設けら
れる半導体動作層の厚さが第１ゲート電極および
ソース電極が設けられる半導体動作層の厚さより
薄くせしめてなる特許請求の範囲第１項記載の高
速スイツチング電界効果トランジスタ。 ３ 第２ゲート電極が設けられるゲート領域の半
導体動作層のみの厚さが他の半導体動作層の厚さ
より薄くせしめてなる特許請求の範囲第１項記載
の高速スイツチング電界効果トランジスタ。 ４ ソース電極およびドレイン電極が半導体動作
層に直接設けられてなる特許請求の範囲第１項、
第２項、第３項記載の高速スイツチング電界効果
トランジスタ。 ５ ソースおよびドレイン領域の半導体動作層の
一部または全部に低抵抗半導体層が設けられてい
る特許請求の範囲第１項、第２項、第３項記載の
高速スイツチング電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5677878A JPS54148385A (en) | 1978-05-12 | 1978-05-12 | High-speed switching field effect transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5677878A JPS54148385A (en) | 1978-05-12 | 1978-05-12 | High-speed switching field effect transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54148385A JPS54148385A (en) | 1979-11-20 |
| JPS6222461B2 true JPS6222461B2 (ja) | 1987-05-18 |
Family
ID=13036892
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5677878A Granted JPS54148385A (en) | 1978-05-12 | 1978-05-12 | High-speed switching field effect transistor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS54148385A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5752174A (en) * | 1980-09-16 | 1982-03-27 | Nec Corp | Multigate field effect transistor |
| JPS6155971A (ja) * | 1984-08-27 | 1986-03-20 | Sumitomo Electric Ind Ltd | シヨツトキ−ゲ−ト電界効果トランジスタ |
| US5220194A (en) * | 1989-11-27 | 1993-06-15 | Motorola, Inc. | Tunable capacitor with RF-DC isolation |
-
1978
- 1978-05-12 JP JP5677878A patent/JPS54148385A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54148385A (en) | 1979-11-20 |
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