JPS622351B2 - - Google Patents
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- JPS622351B2 JPS622351B2 JP10039882A JP10039882A JPS622351B2 JP S622351 B2 JPS622351 B2 JP S622351B2 JP 10039882 A JP10039882 A JP 10039882A JP 10039882 A JP10039882 A JP 10039882A JP S622351 B2 JPS622351 B2 JP S622351B2
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- Japan
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- signal
- register
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- clock
- data
- Prior art date
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
- G06F13/30—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal with priority control
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Description
【発明の詳細な説明】
〔発明の分野〕
本発明はデータ処理装置に関し、特に主記憶装
置に直接アクセスするいわゆるDMAデータ転送
を行うデータ処理装置に関するものである。
置に直接アクセスするいわゆるDMAデータ転送
を行うデータ処理装置に関するものである。
従来チヤンネルと主記憶装置間のDMAデータ
転送に於いて、DMAデータ転送速度（単位時間
当り転送しうるデータ量）はバス自身のデータ転
送速度とチヤンネル内のデータ転送速度に依存し
ている。内部にバツフアを持つチヤンネルにおけ
るチヤンネル内のデータ転送速度とは、バスに接
続された第１のレジスタとバツフアの間、外部イ
ンターフエースに接続された第２のレジスタとバ
ツフアの間、及び第１のレジスタとバス間のデー
タ転送の処理時間によつて決まるものであり、こ
れらのデータ転送を制御する信号は一般に基本ク
ロツクを基に発生する場合が多い。そして単位デ
ータの転送に要する時間は、前記制御信号発生に
必要な基本クロツク数をｎとしクロツクの周期を
Ｔとすると、ｎ×Ｔ時間であり、この時間がチヤ
ンネルの転送能力となる。ところがこの転送能力
は優先順位が低いチヤンネルの場合は高位なチヤ
ンネルの場合に比し一般に低く設定されている。
その為他の優位なチヤンネルからのDMAデータ
転送がなされていないときに低位なチヤンネルが
DMA転送を行う場合でも、低く設定されたチヤ
ンネルの転送速度の故に十分にバスの転送能力を
使用できなくなり、一方バス自身の転送能力がひ
じように高く各チヤンネルからのデータ転送要求
が競合しても十分に対応出来るのであれば、低位
のチヤンネルの転送速度も高く設定しておく事は
可能であるが、多くのチヤンネルがバスに接続さ
れると云う状況ではバスの転送能力はますます高
く要求され、その為一層多くのハードウエアを投
資してバスの転送能力を高めなければならないと
云う欠点があつた。
転送に於いて、DMAデータ転送速度（単位時間
当り転送しうるデータ量）はバス自身のデータ転
送速度とチヤンネル内のデータ転送速度に依存し
ている。内部にバツフアを持つチヤンネルにおけ
るチヤンネル内のデータ転送速度とは、バスに接
続された第１のレジスタとバツフアの間、外部イ
ンターフエースに接続された第２のレジスタとバ
ツフアの間、及び第１のレジスタとバス間のデー
タ転送の処理時間によつて決まるものであり、こ
れらのデータ転送を制御する信号は一般に基本ク
ロツクを基に発生する場合が多い。そして単位デ
ータの転送に要する時間は、前記制御信号発生に
必要な基本クロツク数をｎとしクロツクの周期を
Ｔとすると、ｎ×Ｔ時間であり、この時間がチヤ
ンネルの転送能力となる。ところがこの転送能力
は優先順位が低いチヤンネルの場合は高位なチヤ
ンネルの場合に比し一般に低く設定されている。
その為他の優位なチヤンネルからのDMAデータ
転送がなされていないときに低位なチヤンネルが
DMA転送を行う場合でも、低く設定されたチヤ
ンネルの転送速度の故に十分にバスの転送能力を
使用できなくなり、一方バス自身の転送能力がひ
じように高く各チヤンネルからのデータ転送要求
が競合しても十分に対応出来るのであれば、低位
のチヤンネルの転送速度も高く設定しておく事は
可能であるが、多くのチヤンネルがバスに接続さ
れると云う状況ではバスの転送能力はますます高
く要求され、その為一層多くのハードウエアを投
資してバスの転送能力を高めなければならないと
云う欠点があつた。
したがつて本発明の目的は、優先順位の低いチ
ヤンネルからDMA転送を行う場合、高い転送能
力を有しないバスのデータ転送能力を十分に活用
して少ないハードウエアで効率的なDMA転送を
行なえるようなデータ処理装置を得ようとするも
のである。
ヤンネルからDMA転送を行う場合、高い転送能
力を有しないバスのデータ転送能力を十分に活用
して少ないハードウエアで効率的なDMA転送を
行なえるようなデータ処理装置を得ようとするも
のである。
本発明によれば、主記憶装置、プロセツサ、お
よび複数の入出力チヤンネルがバス構造で接続さ
れた分散型システムで、前記入出力チヤンネルの
おのおのが、第１のレジスタ、バツフア、および
第２のレジスタをバスと外部インピーダンスの間
に順に設けて成るチヤンネルと、前記バス、第１
のレジスタ、バツフア、第２のレジスタおよび外
部インタフエースの相隣る相互間のデータ転送速
度を制御するチヤンネル制御信号を発生する制御
信号発生回路と、前記発生したチヤネル制御信号
の基となるクロツクを出力する基本クロツク発生
回路とを有し、前記主記憶装置との間のDMAデ
ータ転送に関しその優先順位が定められているデ
ータ処理装置において、前記各入出力チヤンネル
が他の優位な入出力チヤンネルからの前記主記憶
装置へのDMAデータ転送要求の間隔が所定の時
間以内であるか否かを検出して出力信号を発する
検出回路を更に備え、且つ前記基本クロツク発生
回路がその出力するクロツクの周期を前記検出回
路の発する出力信号により変化させる機能を有し
ていることを特徴とするデータ処理装置が得られ
る。
よび複数の入出力チヤンネルがバス構造で接続さ
れた分散型システムで、前記入出力チヤンネルの
おのおのが、第１のレジスタ、バツフア、および
第２のレジスタをバスと外部インピーダンスの間
に順に設けて成るチヤンネルと、前記バス、第１
のレジスタ、バツフア、第２のレジスタおよび外
部インタフエースの相隣る相互間のデータ転送速
度を制御するチヤンネル制御信号を発生する制御
信号発生回路と、前記発生したチヤネル制御信号
の基となるクロツクを出力する基本クロツク発生
回路とを有し、前記主記憶装置との間のDMAデ
ータ転送に関しその優先順位が定められているデ
ータ処理装置において、前記各入出力チヤンネル
が他の優位な入出力チヤンネルからの前記主記憶
装置へのDMAデータ転送要求の間隔が所定の時
間以内であるか否かを検出して出力信号を発する
検出回路を更に備え、且つ前記基本クロツク発生
回路がその出力するクロツクの周期を前記検出回
路の発する出力信号により変化させる機能を有し
ていることを特徴とするデータ処理装置が得られ
る。
次に本発明につき図面を参照して詳細に説明す
る。
る。
第１図は本発明の一実施例の構成の概要を示し
た図である。第１図のデータ処理装置は入出力チ
ヤンネル装置１、中央処理装置２、および主記憶
装置３から成つている。入出力チヤンネル装置１
において、検出回路１１はDMAデータ転送要求
の間隔が所定の時間以内であると出力信号CYC
を“１”とし、以下であると“０”とする回路で
あり、他の優位なチヤンネルからDMAデータ転
送要求REQ−Ａを受けると、その出力信号CYC
を基本クロツク発生回路１２に送る。基本クロツ
ク発生回路１２から出力されるクロツクCP１お
よびCP２は同相、同期のクロツクである。クロ
ツクCP２は信号CYCに無関係に常時同一周期で
発生するクロツクであるが、クロツクCP１は
CYC信号によつて制御され、周期が例えば倍周
期に変化するクロツクである。クロツクCP１と
CP２は検出回路１１に戻し入力されて検出回路
１１の内部の制御に使用されるが、これらのクロ
ツクのうちCP１はさらにチヤンネル制御信号発
生回路１３に入力される。この制御信号発生回路
１３はクロツクCP１を基にして次の３つの信号
を発する。すなわち、バツフア１４からデータを
読出すための信号であると共に、DMAバス１５
から第１のレジスタ１６、バツフア１４、第２の
レジスタ１７を介して外部インタフエース１８へ
データを転送するときに（アウトプツト動作と呼
ぶ）第１のレジスタ１６からのデータを逆にバツ
フア１４に取り込むための信号である信号SA２
と、信号SA２によりバツフア１４から読出され
たデータを第１のレジスタ１６に取り込ための信
号SA３と、バツフア１４からデータを読み出し
この読出したデータを第２のレジスタ１７に取り
込むための信号であると共に、外部インタフエー
ス１８からDMAバス１５へデータを転送すると
きに（インプツト動作という）第２のレジスタ１
７からのデータをバツフア１４に取り込むための
信号である信号SB１とを、いずれもクロツクCP
１を基にして発生する。
た図である。第１図のデータ処理装置は入出力チ
ヤンネル装置１、中央処理装置２、および主記憶
装置３から成つている。入出力チヤンネル装置１
において、検出回路１１はDMAデータ転送要求
の間隔が所定の時間以内であると出力信号CYC
を“１”とし、以下であると“０”とする回路で
あり、他の優位なチヤンネルからDMAデータ転
送要求REQ−Ａを受けると、その出力信号CYC
を基本クロツク発生回路１２に送る。基本クロツ
ク発生回路１２から出力されるクロツクCP１お
よびCP２は同相、同期のクロツクである。クロ
ツクCP２は信号CYCに無関係に常時同一周期で
発生するクロツクであるが、クロツクCP１は
CYC信号によつて制御され、周期が例えば倍周
期に変化するクロツクである。クロツクCP１と
CP２は検出回路１１に戻し入力されて検出回路
１１の内部の制御に使用されるが、これらのクロ
ツクのうちCP１はさらにチヤンネル制御信号発
生回路１３に入力される。この制御信号発生回路
１３はクロツクCP１を基にして次の３つの信号
を発する。すなわち、バツフア１４からデータを
読出すための信号であると共に、DMAバス１５
から第１のレジスタ１６、バツフア１４、第２の
レジスタ１７を介して外部インタフエース１８へ
データを転送するときに（アウトプツト動作と呼
ぶ）第１のレジスタ１６からのデータを逆にバツ
フア１４に取り込むための信号である信号SA２
と、信号SA２によりバツフア１４から読出され
たデータを第１のレジスタ１６に取り込ための信
号SA３と、バツフア１４からデータを読み出し
この読出したデータを第２のレジスタ１７に取り
込むための信号であると共に、外部インタフエー
ス１８からDMAバス１５へデータを転送すると
きに（インプツト動作という）第２のレジスタ１
７からのデータをバツフア１４に取り込むための
信号である信号SB１とを、いずれもクロツクCP
１を基にして発生する。
以上に述べたように、クロツクCP１と信号SA
３，SA２、SB１とは密接に関係付けられてお
り、信号SA３，SA２，SB１はチヤンネル内の
データ転送に携わる信号であり信号CP１の周期
はチヤンネル内のデータ転送時間を決定する。詳
細については後述する。次に本発明において特に
設けた回路について説明する。
３，SA２、SB１とは密接に関係付けられてお
り、信号SA３，SA２，SB１はチヤンネル内の
データ転送に携わる信号であり信号CP１の周期
はチヤンネル内のデータ転送時間を決定する。詳
細については後述する。次に本発明において特に
設けた回路について説明する。
第２図は第１図における検出回路１１の構成の
詳細を主として示したブロツク図である。
詳細を主として示したブロツク図である。
第３図は第２図の装置の動作のタイムチヤート
（前半）および後に説明するチヤンネル制御信号
発生回路の動作のタイムチヤート（後半）をあら
わした図である。以下第２図および第３図の前半
を併せ参照して検出回路１１の動作を説明する
と、DMAデータ転送要求信号REQ−Ａはフリツ
プフロツプ（以下Ｆ／Ｆと略称する）２１をセツ
トし、信号CYOが“Ｈ”となりＦ／Ｆ２２及び
カウンタ２３に入力される。カウンタ２３はこれ
によりカウント動作の起動準備に入り、クロツク
CP２によりカウント動作を開始し、クロツクCP
２をｎ回（図の実施例では９回）カウントする
と、信号CR０を“Ｌ”にし、Ｆ／Ｆ２１をリセ
ツトする。そして上記ｎ回カウントしている時間
がDMA転送要求の間隔が一定時間以内か否かを
判定する時間に相当する。
（前半）および後に説明するチヤンネル制御信号
発生回路の動作のタイムチヤート（後半）をあら
わした図である。以下第２図および第３図の前半
を併せ参照して検出回路１１の動作を説明する
と、DMAデータ転送要求信号REQ−Ａはフリツ
プフロツプ（以下Ｆ／Ｆと略称する）２１をセツ
トし、信号CYOが“Ｈ”となりＦ／Ｆ２２及び
カウンタ２３に入力される。カウンタ２３はこれ
によりカウント動作の起動準備に入り、クロツク
CP２によりカウント動作を開始し、クロツクCP
２をｎ回（図の実施例では９回）カウントする
と、信号CR０を“Ｌ”にし、Ｆ／Ｆ２１をリセ
ツトする。そして上記ｎ回カウントしている時間
がDMA転送要求の間隔が一定時間以内か否かを
判定する時間に相当する。
Ｆ／Ｆ２１がセツトされている間に次のREQ
−Ａが入力されると、Ｆ／Ｆ２２がセツトされて
出力信号CYA０は“Ｈ”となり、Ｆ／Ｆ２４に
入力される。Ｆ／Ｆ２４はクロツクCP２により
動作するようになつていて（FF２５も同じであ
る）入力信号CYA０を保持し、信号CYA１を
“Ｈ”にする。信号CYA１はＦ／Ｆ２５に入力さ
れると共に、Ｆ／Ｆ２２をリセツトする。次のク
ロツクCP２によりＦ／Ｆ２４はリセツトされ、
Ｆ／Ｆ２５は信号CYA１を保持して信号CYBを
“Ｈ”にし、この信号CYBはＦ／Ｆ２６に入力さ
れてこれをセツトし、信号CYCを“Ｈ”にす
る。信号CYCはカウンタ２７と基本クロツク発
生回路１２に入力され、カウンタ２７はカウント
動作起動準備に入り、基本クロツク発生回路１２
はクロツクCP１の周期を倍周期に変化させる。
但しクロツクCP２の周期は変らない。カウンタ
２７はクロツクCP１によりカウント動作を開始
し、２回カウントするとカウント２検出回路２８
の出力信号CR１がクロツクCP１の周期のあいだ
“Ｌ”となり、Ｆ／Ｆ２６はリセツトされ、信号
CYCは“Ｌ”となり、基本クロツク発生回路１
２はクロツクCP１の周期を元の状態に戻す。ク
ロツクCP１はチヤンネル制御信号発生回路１３
に入力され、信号SA２，SA３，SB１を発生す
る基となる。
−Ａが入力されると、Ｆ／Ｆ２２がセツトされて
出力信号CYA０は“Ｈ”となり、Ｆ／Ｆ２４に
入力される。Ｆ／Ｆ２４はクロツクCP２により
動作するようになつていて（FF２５も同じであ
る）入力信号CYA０を保持し、信号CYA１を
“Ｈ”にする。信号CYA１はＦ／Ｆ２５に入力さ
れると共に、Ｆ／Ｆ２２をリセツトする。次のク
ロツクCP２によりＦ／Ｆ２４はリセツトされ、
Ｆ／Ｆ２５は信号CYA１を保持して信号CYBを
“Ｈ”にし、この信号CYBはＦ／Ｆ２６に入力さ
れてこれをセツトし、信号CYCを“Ｈ”にす
る。信号CYCはカウンタ２７と基本クロツク発
生回路１２に入力され、カウンタ２７はカウント
動作起動準備に入り、基本クロツク発生回路１２
はクロツクCP１の周期を倍周期に変化させる。
但しクロツクCP２の周期は変らない。カウンタ
２７はクロツクCP１によりカウント動作を開始
し、２回カウントするとカウント２検出回路２８
の出力信号CR１がクロツクCP１の周期のあいだ
“Ｌ”となり、Ｆ／Ｆ２６はリセツトされ、信号
CYCは“Ｌ”となり、基本クロツク発生回路１
２はクロツクCP１の周期を元の状態に戻す。ク
ロツクCP１はチヤンネル制御信号発生回路１３
に入力され、信号SA２，SA３，SB１を発生す
る基となる。
第４図はこのチヤンネル制御信号発生回路の構
成を示した図である。以下第３図の後半及び第４
図を参照し前記３つの信号がどのようにして発生
するか説明する。まず信号SA２，SA３の発生に
ついて述べるバツフア１５（第１図）中にデータ
が一杯でないときに信号IN RDYが発せられ、一
杯であるときに信号OUT RDYが発せられると
し、信号RDYを前記２つの信号のどちらをもあ
らわす上位の用語とする。アンド回路３１におい
てバツフア中のデータの量の多少に拘らず発生す
る信号RDYと単位データのDMAデータ転送が終
了したことを示す信号DMA ENDとのアンドが成
立すると、Ｆ／Ｆ３２がクロツクCP１によりセ
ツトされ、アンド回路３３および３４の助けをか
りフリツプフロツプ構成の４入力レジスタ３５か
らクロツクCP１の周期の幅の時間“Ｈ”である
信号SA１，SA２，SA３、およびSA４を連続し
て順に発生し（SA１，SA４は第３図には示され
てない）、終るとＦ／Ｆ３２をリセツトする。
成を示した図である。以下第３図の後半及び第４
図を参照し前記３つの信号がどのようにして発生
するか説明する。まず信号SA２，SA３の発生に
ついて述べるバツフア１５（第１図）中にデータ
が一杯でないときに信号IN RDYが発せられ、一
杯であるときに信号OUT RDYが発せられると
し、信号RDYを前記２つの信号のどちらをもあ
らわす上位の用語とする。アンド回路３１におい
てバツフア中のデータの量の多少に拘らず発生す
る信号RDYと単位データのDMAデータ転送が終
了したことを示す信号DMA ENDとのアンドが成
立すると、Ｆ／Ｆ３２がクロツクCP１によりセ
ツトされ、アンド回路３３および３４の助けをか
りフリツプフロツプ構成の４入力レジスタ３５か
らクロツクCP１の周期の幅の時間“Ｈ”である
信号SA１，SA２，SA３、およびSA４を連続し
て順に発生し（SA１，SA４は第３図には示され
てない）、終るとＦ／Ｆ３２をリセツトする。
次に信号SB１の発生について説明する。アン
ド回路３６と３７およびオア回路３８により、バ
ツフア１５中にデータが一杯存在し（OUT
RDY）外部インタフエース１８がフリーの状態
のとき（DIALOG）、またはバツフア１５中のデ
ータが一杯でなく（IN RDY）外部インタフエー
スにおける単位データのDIALOGが終了すると
（DIALOG END）、Ｆ／Ｆ３９がクロツクCP１に
よりセツトされ、フリツプフロツプ構成の４入力
レジスタ４０からCP１の周期の幅の時間“Ｈ”
である信号SB１，SB２，SB３，SB４を連続し
て順に発生し、発生し終るとＦ／Ｆ３８をリセツ
トする。信号SB２〜SB４は第３図には示されて
いない。
ド回路３６と３７およびオア回路３８により、バ
ツフア１５中にデータが一杯存在し（OUT
RDY）外部インタフエース１８がフリーの状態
のとき（DIALOG）、またはバツフア１５中のデ
ータが一杯でなく（IN RDY）外部インタフエー
スにおける単位データのDIALOGが終了すると
（DIALOG END）、Ｆ／Ｆ３９がクロツクCP１に
よりセツトされ、フリツプフロツプ構成の４入力
レジスタ４０からCP１の周期の幅の時間“Ｈ”
である信号SB１，SB２，SB３，SB４を連続し
て順に発生し、発生し終るとＦ／Ｆ３８をリセツ
トする。信号SB２〜SB４は第３図には示されて
いない。
以上の信号SA１〜４，SB１〜４の各信号が１
回発生する事でチヤンネル内の単位データの転送
が終了する。なお第４図に示すような上記チヤン
ネル制御信号の発生の方法は一例であつて、特に
この方式に依る必要がある事を述べているのでは
なく、これらの信号がクロツクCP１によつて発
生する信号である事を示すのが目的である。
回発生する事でチヤンネル内の単位データの転送
が終了する。なお第４図に示すような上記チヤン
ネル制御信号の発生の方法は一例であつて、特に
この方式に依る必要がある事を述べているのでは
なく、これらの信号がクロツクCP１によつて発
生する信号である事を示すのが目的である。
上の説明特に第３図から分るように、クロツク
CP１の周期が２倍になれば、上記各信号SA１〜
４，SB１〜４を発生するのに要する時間が長く
なり、即ち単位データのチヤンネル内のデータ転
送に要する時間が長くなり、データ転送速度を低
下させる。なお周期の倍数は２倍に限ることなく
３倍又はそれ以上でよく、或は1.5倍や2.5倍など
でもよく要は特定の値に限定されるものではな
い。
CP１の周期が２倍になれば、上記各信号SA１〜
４，SB１〜４を発生するのに要する時間が長く
なり、即ち単位データのチヤンネル内のデータ転
送に要する時間が長くなり、データ転送速度を低
下させる。なお周期の倍数は２倍に限ることなく
３倍又はそれ以上でよく、或は1.5倍や2.5倍など
でもよく要は特定の値に限定されるものではな
い。
以上に述べたように、優位なチヤンネルからの
DMAデータ転送の間隔が長い時はチヤンネルの
データ転送速度を高め、逆に間隔が短い時はデー
タ転送速度を低めて優位なチヤンネルのデータ転
送を優先するようにする事により、DMAバスの
転送能力を効率的に使用することができる。
DMAデータ転送の間隔が長い時はチヤンネルの
データ転送速度を高め、逆に間隔が短い時はデー
タ転送速度を低めて優位なチヤンネルのデータ転
送を優先するようにする事により、DMAバスの
転送能力を効率的に使用することができる。
以上に説明したように、DMAデータ転送にお
いて、優位なチヤンネルからの転送要求の間隔が
一定時間以内か否かを検出する回路とこの検出回
路の出力によつて周期が変化する基本クロツク発
生回路を設けることにより、チヤンネル内のデー
タ転送速度を他のチヤンネルの状況に応じて変化
させる事により、DMAバスの能力を効率的に使
用出来るという効果を有する。
いて、優位なチヤンネルからの転送要求の間隔が
一定時間以内か否かを検出する回路とこの検出回
路の出力によつて周期が変化する基本クロツク発
生回路を設けることにより、チヤンネル内のデー
タ転送速度を他のチヤンネルの状況に応じて変化
させる事により、DMAバスの能力を効率的に使
用出来るという効果を有する。
第１図は本発明の一実施例の構成の概要を示す
図、第２図は第１図における検出回路の構成を主
として示したブロツク図、第３図は第２図の検出
回路および第１図のチヤンネル制御信号発生回路
の動作を説明するためのタイムチヤートを示した
図、第４図はチヤンネル制御信号発生回路の構成
の詳細を示したブロツク図である。 記号の説明：１は入出力チヤンネル装置、２は
中央処理装置、３は主記憶装置、１１は検出回
路、１２は基本クロツク発生回路、１３はチヤン
ネル制御信号発生回路、１４はバツフア、１５は
DMAバス、１６は第１のレジスタ、１７は第２
のレジスタ、１８は外部インタフエース、２１お
よび２２はＦ／Ｆ（フリツプフロツプ）、２３は
カウンタ、２４，２５、および２６はＦ／Ｆ、２
８はカウント２検出回路をそれぞれあらわしてい
る。
図、第２図は第１図における検出回路の構成を主
として示したブロツク図、第３図は第２図の検出
回路および第１図のチヤンネル制御信号発生回路
の動作を説明するためのタイムチヤートを示した
図、第４図はチヤンネル制御信号発生回路の構成
の詳細を示したブロツク図である。 記号の説明：１は入出力チヤンネル装置、２は
中央処理装置、３は主記憶装置、１１は検出回
路、１２は基本クロツク発生回路、１３はチヤン
ネル制御信号発生回路、１４はバツフア、１５は
DMAバス、１６は第１のレジスタ、１７は第２
のレジスタ、１８は外部インタフエース、２１お
よび２２はＦ／Ｆ（フリツプフロツプ）、２３は
カウンタ、２４，２５、および２６はＦ／Ｆ、２
８はカウント２検出回路をそれぞれあらわしてい
る。
Claims (1)
- １ 主記憶装置、プロセツサ、および複数の入出
力チヤンネルがバス構造で接続された分散型シス
テムで、前記入出力チヤンネルのおのおのが、第
１のレジスタ、バツフア、および第２のレジスタ
をバスと外部インピーダンスの間に順に設けて成
るチヤンネルと、前記バス、第１のレジスタ、バ
ツフア、第２のレジスタおよび外部インタフエー
スの相隣る相互間のデータ転送速度を制御するチ
ヤンネル制御信号を発生する制御信号発生回路
と、前記発生したチヤネル制御信号の基となるク
ロツクを出力する基本クロツク発生回路とを有
し、前記主記憶装置との間のDMAデータ転送に
関しその優先順位が定められているデータ処理装
置において、前記各入出力チヤンネルが他の優位
な入出力チヤンネルからの前記主記憶装置への
DMAデータ転送要求の間隔が所定の時間以内で
あるか否かを検出して出力信号を発する検出回路
を更に備え、且つ前記基本クロツク発生回路がそ
の出力するクロツクの周期を前記検出回路の発す
る出力信号により変化させる機能を有しているこ
とを特徴とするデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10039882A JPS58217034A (ja) | 1982-06-11 | 1982-06-11 | デ−タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10039882A JPS58217034A (ja) | 1982-06-11 | 1982-06-11 | デ−タ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58217034A JPS58217034A (ja) | 1983-12-16 |
| JPS622351B2 true JPS622351B2 (ja) | 1987-01-19 |
Family
ID=14272873
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10039882A Granted JPS58217034A (ja) | 1982-06-11 | 1982-06-11 | デ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58217034A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63172359A (ja) * | 1987-01-12 | 1988-07-16 | Fujitsu Ltd | 直接メモリアクセスシステム |
-
1982
- 1982-06-11 JP JP10039882A patent/JPS58217034A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58217034A (ja) | 1983-12-16 |
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