JPS6224643A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS6224643A JPS6224643A JP60164698A JP16469885A JPS6224643A JP S6224643 A JPS6224643 A JP S6224643A JP 60164698 A JP60164698 A JP 60164698A JP 16469885 A JP16469885 A JP 16469885A JP S6224643 A JPS6224643 A JP S6224643A
- Authority
- JP
- Japan
- Prior art keywords
- cell
- semiconductor integrated
- circuit device
- integrated circuit
- gnd
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路装置に関し、特にゲート・アレ
イ方式で設計される半導体集積回路装置に関する。
イ方式で設計される半導体集積回路装置に関する。
従来のゲート・プレイ方式による半導体集積回路装置で
は、ゲート・アレイの下地に標準化されたトランジスタ
及びＶＤＤ線があらかじめ設計されて配置されている。
は、ゲート・アレイの下地に標準化されたトランジスタ
及びＶＤＤ線があらかじめ設計されて配置されている。
例えば、４２図に示す様にＧＮＤ（接地）ａ１５は外部
セル領域ｌｌ内に設けられるメカバッファ回路及び出力
バフフッ回路に対してＧＮＩ）電位を同一線で供給され
るように構成されていた。なお、第２図で１３は内部セ
ル領域、１２は配線領域、そして１４はＧＮＤパッドで
ある。
セル領域ｌｌ内に設けられるメカバッファ回路及び出力
バフフッ回路に対してＧＮＩ）電位を同一線で供給され
るように構成されていた。なお、第２図で１３は内部セ
ル領域、１２は配線領域、そして１４はＧＮＤパッドで
ある。
上述した従来のゲート・プレイ方式の半導体集積回路装
置では、外部セル１１内における入力バッファ回路と出
力バフフッ回路のＧＮＤ線１５が同一線で構成されてお
り、一方、出力バフフッ回路のトランジスタは入力バッ
ファ回路や内部セル１３に使用されているトランジスタ
に比べて、駆動能力を高くする為に、トランジスタの幅
が大きく設計されており、このため、出力バッファ回路
のスイッチング時に於いては外部セル１１に供給するＧ
ＮＤｓｔ ５に電流が訛れ、ＧＮＤ線の保有抵抗により
、ＧＮＤ線１５の電位が上昇する。それにより入力バッ
ファ回路の入力端子レベルが高くなり、プロセス変動等
によってＰ／Ｗ歩留りが低下してしまう欠点がある。ま
た設計によっては従来の下地構成では、設計値の入力電
圧レベルの範囲からずれて、ゲート・アレイで設計した
い回路を設計できなくなってしまう欠点もある。
置では、外部セル１１内における入力バッファ回路と出
力バフフッ回路のＧＮＤ線１５が同一線で構成されてお
り、一方、出力バフフッ回路のトランジスタは入力バッ
ファ回路や内部セル１３に使用されているトランジスタ
に比べて、駆動能力を高くする為に、トランジスタの幅
が大きく設計されており、このため、出力バッファ回路
のスイッチング時に於いては外部セル１１に供給するＧ
ＮＤｓｔ ５に電流が訛れ、ＧＮＤ線の保有抵抗により
、ＧＮＤ線１５の電位が上昇する。それにより入力バッ
ファ回路の入力端子レベルが高くなり、プロセス変動等
によってＰ／Ｗ歩留りが低下してしまう欠点がある。ま
た設計によっては従来の下地構成では、設計値の入力電
圧レベルの範囲からずれて、ゲート・アレイで設計した
い回路を設計できなくなってしまう欠点もある。
本発明の特徴は、ゲート・アレイ方式の半導体集積回路
装置に於いて、外部セルと内部セルとの間の配線領域に
内部セルを囲む形で外部セル専用のＧＮＤ線を少なくと
も１本有していることにある。
装置に於いて、外部セルと内部セルとの間の配線領域に
内部セルを囲む形で外部セル専用のＧＮＤ線を少なくと
も１本有していることにある。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の構成図である。このＩＣチ
ップは外部セル１１．外部セルと内部セルとの間の配勝
領域１２、内部セル１３、ＧＮＤパッド１４を有してお
り、さらに外部セル領域１１内に出力バッファ回路用の
Ｇ Ｎ Ｄ線１６が設けられており、また人力バッファ
回路用のＧＮＤ線１線色７部セル１１と内部セル１３と
の間の配線領域１２に内部セル１３を囲む形で構成され
る。
ップは外部セル１１．外部セルと内部セルとの間の配勝
領域１２、内部セル１３、ＧＮＤパッド１４を有してお
り、さらに外部セル領域１１内に出力バッファ回路用の
Ｇ Ｎ Ｄ線１６が設けられており、また人力バッファ
回路用のＧＮＤ線１線色７部セル１１と内部セル１３と
の間の配線領域１２に内部セル１３を囲む形で構成され
る。
上記の構成にすれば、従来のゲート・アレイ方式の半導
体′集積回路装置のチップサイズを変えることなく、外
部セル用のＧＮＤ線が１６．１７と２本用意され１ヒこ
とにより、外部セル１１の入力バッファ回路のＧＮＤ線
１線色７力バッファ回路のＧＮＤ線１線分６々に構成し
、それにより出力バッファ回路のスイッナノグ；寺に多
くの電流が流れて、ＧＮＤ＠ｌ ５の保、ｑ抵抗により
、出カパッ７ア回路のＧＮＤ線１線分６位が上昇したと
しても、入力バッファ回路の入力電圧レベルは設計値通
りの入力電圧レベルと同一にすることができる。
体′集積回路装置のチップサイズを変えることなく、外
部セル用のＧＮＤ線が１６．１７と２本用意され１ヒこ
とにより、外部セル１１の入力バッファ回路のＧＮＤ線
１線色７力バッファ回路のＧＮＤ線１線分６々に構成し
、それにより出力バッファ回路のスイッナノグ；寺に多
くの電流が流れて、ＧＮＤ＠ｌ ５の保、ｑ抵抗により
、出カパッ７ア回路のＧＮＤ線１線分６位が上昇したと
しても、入力バッファ回路の入力電圧レベルは設計値通
りの入力電圧レベルと同一にすることができる。
以上説明したように本発明は外部セル４用のＧＮＤ線を
外部セルと内部セルとの配線領域に構成すれば、入力バ
ッファ回路のＧ Ｎ Ｄ 、ｄと出力バッファ回路のＧ
ＮＤ線をツ１」々に供給することが可能であり、外部セ
ルトランジスタの設計変更なしに、一定の入力電圧レベ
ルが得られる。特にゲート・プレイ方式による設計の場
合は、金属配線の工程だけの変更で入力端子レベルが一
定となるため、設計が容易になり、設計工数の短縮に効
果は犬である。
外部セルと内部セルとの配線領域に構成すれば、入力バ
ッファ回路のＧ Ｎ Ｄ 、ｄと出力バッファ回路のＧ
ＮＤ線をツ１」々に供給することが可能であり、外部セ
ルトランジスタの設計変更なしに、一定の入力電圧レベ
ルが得られる。特にゲート・プレイ方式による設計の場
合は、金属配線の工程だけの変更で入力端子レベルが一
定となるため、設計が容易になり、設計工数の短縮に効
果は犬である。
第１図は本発明の一実施例を示すＩＣチップの平面図、
第２図は従来例を示す平面図である。 １１・・・・・・外部セル、１２・・・・・・外部セル
と内部セルとの配塚領域、１３・・・・・・内部セル、
１４・・・・・・ＧＮＤパッド、１６・・・・・・出力
バノファ回路用のＧＮＤ線、１７・・・・・・人力バッ
ファ回路用のＧＮＤ＠、１５・・・・・・出力７７７７
回路と入カバッ７ア回路共通のＧＮＤ線。 代理人 弁理士 内 原 −【′巧Ｆ、ｑ、、：
、＋−・−゛ 丞 ｌ 図
第２図は従来例を示す平面図である。 １１・・・・・・外部セル、１２・・・・・・外部セル
と内部セルとの配塚領域、１３・・・・・・内部セル、
１４・・・・・・ＧＮＤパッド、１６・・・・・・出力
バノファ回路用のＧＮＤ線、１７・・・・・・人力バッ
ファ回路用のＧＮＤ＠、１５・・・・・・出力７７７７
回路と入カバッ７ア回路共通のＧＮＤ線。 代理人 弁理士 内 原 −【′巧Ｆ、ｑ、、：
、＋−・−゛ 丞 ｌ 図
Claims (1)
- ゲート・アレイ方式の半導体集積回路装置に於いて、外
部セルと内部セルとの間の配線領域に内部セルを囲む形
で外部セル専用の電源線を少なくとも１本設けたことを
特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60164698A JPS6224643A (ja) | 1985-07-24 | 1985-07-24 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60164698A JPS6224643A (ja) | 1985-07-24 | 1985-07-24 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6224643A true JPS6224643A (ja) | 1987-02-02 |
Family
ID=15798168
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60164698A Pending JPS6224643A (ja) | 1985-07-24 | 1985-07-24 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6224643A (ja) |
-
1985
- 1985-07-24 JP JP60164698A patent/JPS6224643A/ja active Pending
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