JPS62248310A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS62248310A JPS62248310A JP61091552A JP9155286A JPS62248310A JP S62248310 A JPS62248310 A JP S62248310A JP 61091552 A JP61091552 A JP 61091552A JP 9155286 A JP9155286 A JP 9155286A JP S62248310 A JPS62248310 A JP S62248310A
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- JP
- Japan
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- voltage
- constant
- circuit
- power source
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title description 3
- 230000007257 malfunction Effects 0.000 description 5
- 238000007796 conventional method Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
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- Physics & Mathematics (AREA)
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- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Static Random-Access Memory (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、半導体記憶装置（以下メモリーエＣと称する
）において、そのバッファ部でデーター出力時に流れる
大電流に起因するノイズの対策に関する。
）において、そのバッファ部でデーター出力時に流れる
大電流に起因するノイズの対策に関する。
メモリーＩＣにおいてデーター出力部は従来第４図に示
されるような構造に代表される。第４図でＡ１．ＡＱ／
ｄ電源電圧、４２けＰｃｈドライブＴｒ Ａ ＳはＮｃ
ｈドライブＴｒ Ｉ ａａ Ｉ ４５ ＋ ’７はＰ
ｃｈ Ｔｒで４／ｉ、４９．４９けＮｃｈ ’ｒｒであ
る。
されるような構造に代表される。第４図でＡ１．ＡＱ／
ｄ電源電圧、４２けＰｃｈドライブＴｒ Ａ ＳはＮｃ
ｈドライブＴｒ Ｉ ａａ Ｉ ４５ ＋ ’７はＰ
ｃｈ Ｔｒで４／ｉ、４９．４９けＮｃｈ ’ｒｒであ
る。
ま九５０はインバータである。この構造では電源電圧が
上昇するとバッファ最終段に流れる電流が増大し、ノイ
ズピーク１圧が大きくなる。したがって高電源電圧時に
ノイズによる誤動作が起きる。
上昇するとバッファ最終段に流れる電流が増大し、ノイ
ズピーク１圧が大きくなる。したがって高電源電圧時に
ノイズによる誤動作が起きる。
そこで従来は最大定格電圧かあるいけそれ以上の電源電
圧に対し、流れる電流をノイズによる誤動作を引き起こ
さない程度におさえている。すなわちバッファの最終段
のインバーターのβをノイズによる誤動作が起きない様
に小さくしている。あるいは１ＭＬ終段インバーターの
ゲートに抵抗を入れ入力をな１らぜ、インダクタンスに
よるノイズビーク１圧をおさえている。
圧に対し、流れる電流をノイズによる誤動作を引き起こ
さない程度におさえている。すなわちバッファの最終段
のインバーターのβをノイズによる誤動作が起きない様
に小さくしている。あるいは１ＭＬ終段インバーターの
ゲートに抵抗を入れ入力をな１らぜ、インダクタンスに
よるノイズビーク１圧をおさえている。
ＣＭＯ８ＩｔＳ工の大規模化に伴い、出力バッファのス
イッチング時に発生する電源ノイズは無視できない大東
な問題である０そこで従来の技術が用いられてき念が、
これは、最終段のＴｒ（／Ｊβを小さくシ几り、ゲート
入力をなまらせているために、出力バッファでのアクセ
スタイムカ遅くなるという欠点がある。また出力の多ピ
ン化、すなわちＩ ＭＭＲＯＭでは出力が８ピンであつ
ｆｔ−（／ｉに対し％ ４ＭＭＲＯＭで１６ピンυもの
もでてきており、従来の方法では、バッファｖＴｒｖサ
イズを単純に考えても捧にしなければならない。これで
は最悪υ場会βが非常に小さくなりＶＯＬ及び’ＶＯＨ
の仕様を満足できなくなる可能性さえでてくる、これは
、工Ｃの大規模化、高速化に対し非常に大きな間頑とな
る。そこで本発明は出力バッファの回路構成をもって１
以上の失点を解決することを目的とする。
イッチング時に発生する電源ノイズは無視できない大東
な問題である０そこで従来の技術が用いられてき念が、
これは、最終段のＴｒ（／Ｊβを小さくシ几り、ゲート
入力をなまらせているために、出力バッファでのアクセ
スタイムカ遅くなるという欠点がある。また出力の多ピ
ン化、すなわちＩ ＭＭＲＯＭでは出力が８ピンであつ
ｆｔ−（／ｉに対し％ ４ＭＭＲＯＭで１６ピンυもの
もでてきており、従来の方法では、バッファｖＴｒｖサ
イズを単純に考えても捧にしなければならない。これで
は最悪υ場会βが非常に小さくなりＶＯＬ及び’ＶＯＨ
の仕様を満足できなくなる可能性さえでてくる、これは
、工Ｃの大規模化、高速化に対し非常に大きな間頑とな
る。そこで本発明は出力バッファの回路構成をもって１
以上の失点を解決することを目的とする。
半導体記憶ｆｅＩＩ において最終段がＰｃｈ Ｔｒと
Ｎｃｈ Ｔｒの直列接続によってなるデーター出力バッ
ファにおいて、 ｌＥ＃ＩＫ圧の上昇に対し、定電圧と
なる定電圧回路で前記ＰＣｈＴｒＬ／）ゲートとＮｃｈ
Ｔｒのゲートをそれぞれ制御することｔ−特徴とする。
Ｎｃｈ Ｔｒの直列接続によってなるデーター出力バッ
ファにおいて、 ｌＥ＃ＩＫ圧の上昇に対し、定電圧と
なる定電圧回路で前記ＰＣｈＴｒＬ／）ゲートとＮｃｈ
Ｔｒのゲートをそれぞれ制御することｔ−特徴とする。
以下本発明について実施列に基づいて詳細に説明する。
第１図は本発明の回路ブロック因である。１゜０は１源
峨圧で、２ｉｊＰｃｈドライブＴｒ、５はＮｃｈドライ
ブＴｒである。４は電源電圧に対して定電圧の信号レベ
ルをＰｃｈ Ｔｒに出す定電圧回路である。５も同様な
定電圧回路でこれはＢａｈ Ｔｒを制御する。６は４か
らの信号を出すノード、７は５からの信号を出すノード
である。８はインバーターで９Ｆｉセンスアンプ系から
の出力信号である。すなわちセンスアンプ系からの信号
により４が選択された場会には４は電源電圧に対して一
定電圧レベルの信号をノード６に出し、２ｖ実効ゲート
電圧は定電圧となるので２に流れる直流はぼ一定となる
。このときは５は３をＯＦ’？するＬＯレベルとなって
いる。８で５に対する選択１号が入って来た場会も前述
ｖ４が選択された場会と同様である。第１図をさらに具
体化した回路ｖ１例を第２図に示す。１０１は十厘源ノ
ード、１００はグランドノード、２６．２７はセンスア
ンプから出力されてくる信号である。１１は最終段のド
ライブＰｃｈ Ｔｒ、１２は最終段のドライブＮｃｈＴ
ｒである。１５は１１のゲート電圧を定電圧化するため
ＧＪＰＯｈ Ｔｒ、 １４は同様な意味ｖｅｃｈＴｒ、
１５は１５１７Ｊ Ｐｕ’ｌｌ ｄｏｗｎ Ｎｃｈ Ｔ
ｒ 、 １６１ｄ１４ ｃ／ＪＰｕｌｌ ｕｐ Ｐｃｈ
Ｔｒである。２１．２２はインバーターで２４は１１
ｖゲート電圧を与えるノード、２５は１２ＧＪゲート電
圧を与えるノードで２３は出力端子を示している・１ｔ
２２は出力端子り負荷容量である。ここで用い九定寵圧
回路（１３、１Ａ ）ｌｄＰｃｈ（１７ｔはＮｃｈ ）
Ｔｒリゲートとドレインを接続したＴｒ を複数個、
因に示すように接続する。（図では４個直列に接続しで
ある力１％に１個とは限らない。）また１３（またけ１
４）に直列にｐｕｌｌ ｄｏｗｎ ｖＮｃｈ Ｔｒ １
５ （またはｐｕ１１ｕｐｃ／）ｌ’ｃｈ Ｔｒ １
６ ）を接続する。このような接続にするとＴｒの飽和
磁流特性とバックゲート効果によりノード２ Ａ （を
几はノード２５）に適当な定電圧を得ることができる。
峨圧で、２ｉｊＰｃｈドライブＴｒ、５はＮｃｈドライ
ブＴｒである。４は電源電圧に対して定電圧の信号レベ
ルをＰｃｈ Ｔｒに出す定電圧回路である。５も同様な
定電圧回路でこれはＢａｈ Ｔｒを制御する。６は４か
らの信号を出すノード、７は５からの信号を出すノード
である。８はインバーターで９Ｆｉセンスアンプ系から
の出力信号である。すなわちセンスアンプ系からの信号
により４が選択された場会には４は電源電圧に対して一
定電圧レベルの信号をノード６に出し、２ｖ実効ゲート
電圧は定電圧となるので２に流れる直流はぼ一定となる
。このときは５は３をＯＦ’？するＬＯレベルとなって
いる。８で５に対する選択１号が入って来た場会も前述
ｖ４が選択された場会と同様である。第１図をさらに具
体化した回路ｖ１例を第２図に示す。１０１は十厘源ノ
ード、１００はグランドノード、２６．２７はセンスア
ンプから出力されてくる信号である。１１は最終段のド
ライブＰｃｈ Ｔｒ、１２は最終段のドライブＮｃｈＴ
ｒである。１５は１１のゲート電圧を定電圧化するため
ＧＪＰＯｈ Ｔｒ、 １４は同様な意味ｖｅｃｈＴｒ、
１５は１５１７Ｊ Ｐｕ’ｌｌ ｄｏｗｎ Ｎｃｈ Ｔ
ｒ 、 １６１ｄ１４ ｃ／ＪＰｕｌｌ ｕｐ Ｐｃｈ
Ｔｒである。２１．２２はインバーターで２４は１１
ｖゲート電圧を与えるノード、２５は１２ＧＪゲート電
圧を与えるノードで２３は出力端子を示している・１ｔ
２２は出力端子り負荷容量である。ここで用い九定寵圧
回路（１３、１Ａ ）ｌｄＰｃｈ（１７ｔはＮｃｈ ）
Ｔｒリゲートとドレインを接続したＴｒ を複数個、
因に示すように接続する。（図では４個直列に接続しで
ある力１％に１個とは限らない。）また１３（またけ１
４）に直列にｐｕｌｌ ｄｏｗｎ ｖＮｃｈ Ｔｒ １
５ （またはｐｕ１１ｕｐｃ／）ｌ’ｃｈ Ｔｒ １
６ ）を接続する。このような接続にするとＴｒの飽和
磁流特性とバックゲート効果によりノード２ Ａ （を
几はノード２５）に適当な定電圧を得ることができる。
こりようにして第２図１３．１４．１５．１６で構成さ
れる定電圧回路で最終段Ｔｒ１１及び１２のゲート電圧
を電源電圧に対し一定ｆヒすることによりバッファに流
れるＩＥ流をほぼ一定化することヵ１できる。
れる定電圧回路で最終段Ｔｒ１１及び１２のゲート電圧
を電源電圧に対し一定ｆヒすることによりバッファに流
れるＩＥ流をほぼ一定化することヵ１できる。
そもそも電源ノイズによる＃７４動作とは、出カパツフ
γを流れる大電流により電源ラインにり（インピータン
ス（抵抗、インダクタンス）でｔａミライン電位にノイ
ズ電圧がのる・この電源変動でノイズに弱い部分（デー
ターライン、センスアンプ）が誤動作する。ＩＣ内のイ
ンピーダンスは電源電圧が上昇しても変化しない、電ｆ
Ｉｔが増加することによってノイズ電圧は増加する６誤
動作を起こさせるノイズ電圧は回路のノイズに弱い部分
の特性（ノイズに対する感度）によるので機種間で共通
の瀘ではないが、ここではノイズの電圧をＶｎＬ、それ
を起こす電流を工ｎＴ−と仮定する。従来の方法は最大
定格電圧以上（ここでは９ｖと仮定する）で工ｎムとな
るように設足しｔヵ１．不発明はノモリーエＣのアクセ
スタイムを決定する仕様電圧（ここでは４．５ｖと仮定
する）で工ｎＴ−とし、４．５ｖ以上でも工ＨＬとする
。すなわち第３図に示すような特性となる。第３図はは
原電圧と電流の関係を従来手法と本発明によるものとの
２つ示したものである。横軸は１源蔭王、ｆ！１軸は磁
流のｒである。５１は従来の方法、５２は本発明が狙う
特性である。各々のβを考えると、５１の万のβをβ、
、、５２のβをβ□とすると 工ｎＬ＝Ｔβ、、 （９−０，７）” ・・・−■工
ｎＬ＝Ｔβｓｔ（’５−１７ ） ｔ ・、・、、、
■弐〇〇より β、、／β、、＝＝４．７７ 従って１本発明のような特性にすればβは、従来よりも
４〜５倍近く大きくできる。したがって不発明を用いれ
ば、この４倍近くも大きなβにより、ノイズの影響を高
電源電圧でで完全に２さえかつ、４．５７で光分に速い
アクセスタイムを達成することができ、出力ピン数の増
加に対しても充分に対応できる。
γを流れる大電流により電源ラインにり（インピータン
ス（抵抗、インダクタンス）でｔａミライン電位にノイ
ズ電圧がのる・この電源変動でノイズに弱い部分（デー
ターライン、センスアンプ）が誤動作する。ＩＣ内のイ
ンピーダンスは電源電圧が上昇しても変化しない、電ｆ
Ｉｔが増加することによってノイズ電圧は増加する６誤
動作を起こさせるノイズ電圧は回路のノイズに弱い部分
の特性（ノイズに対する感度）によるので機種間で共通
の瀘ではないが、ここではノイズの電圧をＶｎＬ、それ
を起こす電流を工ｎＴ−と仮定する。従来の方法は最大
定格電圧以上（ここでは９ｖと仮定する）で工ｎムとな
るように設足しｔヵ１．不発明はノモリーエＣのアクセ
スタイムを決定する仕様電圧（ここでは４．５ｖと仮定
する）で工ｎＴ−とし、４．５ｖ以上でも工ＨＬとする
。すなわち第３図に示すような特性となる。第３図はは
原電圧と電流の関係を従来手法と本発明によるものとの
２つ示したものである。横軸は１源蔭王、ｆ！１軸は磁
流のｒである。５１は従来の方法、５２は本発明が狙う
特性である。各々のβを考えると、５１の万のβをβ、
、、５２のβをβ□とすると 工ｎＬ＝Ｔβ、、 （９−０，７）” ・・・−■工
ｎＬ＝Ｔβｓｔ（’５−１７ ） ｔ ・、・、、、
■弐〇〇より β、、／β、、＝＝４．７７ 従って１本発明のような特性にすればβは、従来よりも
４〜５倍近く大きくできる。したがって不発明を用いれ
ば、この４倍近くも大きなβにより、ノイズの影響を高
電源電圧でで完全に２さえかつ、４．５７で光分に速い
アクセスタイムを達成することができ、出力ピン数の増
加に対しても充分に対応できる。
以上に述べたように１本発明は、出カバソファの最終段
のゲートを定電圧回路を用いて、電源電圧に対して一定
化することによりバッフγに流れるビーク磁流を一定化
した。これにより果槓変の大規模化に伴う、出力バッフ
ァのスイッチングによって発生する電源ノイズをおさえ
かつ仕様的に光分に高速で能力のある出力パツファｔ−
構ｂｉできる。
のゲートを定電圧回路を用いて、電源電圧に対して一定
化することによりバッフγに流れるビーク磁流を一定化
した。これにより果槓変の大規模化に伴う、出力バッフ
ァのスイッチングによって発生する電源ノイズをおさえ
かつ仕様的に光分に高速で能力のある出力パツファｔ−
構ｂｉできる。
第１図は１本発明の出力Ｂｕｆｆｏｒの回路ブロック図
。 第２図は１本発明の実施例における出力ハックγの具体
的回路図。 第３図は電源電圧に対する電流特性図。 第４図は従来例の出力バッフγの回路図。 １、Ｑ・・・１源ノード ２・・・・・・・・・ＰｃｈドライブＴｒ３・・・・・
・・・・ＮＯｈドライブＴｒ４．５・・・定１圧Ｌｇｌ
略 ８・・・・・・・・・インバータ ６．７，９．１０・・・谷ノード 以 上 出願人 セイコーエブンン株式会社 褐１目 鷲２１！１
。 第２図は１本発明の実施例における出力ハックγの具体
的回路図。 第３図は電源電圧に対する電流特性図。 第４図は従来例の出力バッフγの回路図。 １、Ｑ・・・１源ノード ２・・・・・・・・・ＰｃｈドライブＴｒ３・・・・・
・・・・ＮＯｈドライブＴｒ４．５・・・定１圧Ｌｇｌ
略 ８・・・・・・・・・インバータ ６．７，９．１０・・・谷ノード 以 上 出願人 セイコーエブンン株式会社 褐１目 鷲２１！１
Claims (1)
- 最終段がＰｃｈＴｒとＮｃｈＴｒの直列接続によつてな
るデーター出力バッファにおいて、電源電圧の上昇に対
し、定電圧となる定電圧回路で前記ＰｃｈＴｒＶゲート
とＮｃｈＴｒのゲートをそれぞれ制御することを特徴と
する半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61091552A JPS62248310A (ja) | 1986-04-21 | 1986-04-21 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61091552A JPS62248310A (ja) | 1986-04-21 | 1986-04-21 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62248310A true JPS62248310A (ja) | 1987-10-29 |
Family
ID=14029662
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61091552A Pending JPS62248310A (ja) | 1986-04-21 | 1986-04-21 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62248310A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01160214A (ja) * | 1987-12-17 | 1989-06-23 | Sanyo Electric Co Ltd | 出力バッファ回路 |
| JPH02161692A (ja) * | 1988-07-18 | 1990-06-21 | Samsung Electron Co Ltd | バイト―ワイドメモリのデータ出力バッファ回路 |
-
1986
- 1986-04-21 JP JP61091552A patent/JPS62248310A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01160214A (ja) * | 1987-12-17 | 1989-06-23 | Sanyo Electric Co Ltd | 出力バッファ回路 |
| JPH02161692A (ja) * | 1988-07-18 | 1990-06-21 | Samsung Electron Co Ltd | バイト―ワイドメモリのデータ出力バッファ回路 |
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